时序分析之Arrival Time

首先要理解两个概念：launch edge 和 latch edge

launch edge 是源寄存器发送数据的时钟沿，是时序分析的起点。

latch edge是目的寄存器捕获数据的时钟沿，是时序分析的终点。 

                     

如图示，源寄存器在0ns时发送数据，目的寄存器在5ns时采样数据，两者刚好相差一个时钟周期。

 

Data  Arrival Time ：从launch edge开始，data实际到达Reg2 D端的时间。

Clock  Arrival  Time : 从latch edge 开始，时钟实际到达Reg2 时钟输入端的时间。 

 

相关时序图为：

Data Arrival Time = T_clk1 + T_co + T_data   +  launch edge

Clock Arrival Time = T_clk2 + latch edge 

T_clk1 和T_clk2 :分别是从时钟源到源寄存器（Reg1）和目的寄存器（Reg2）的时钟延迟

T_data  ：是源寄存器Q到目的寄存器的D的延迟

T_co   ：即器件内部的  mT_co

 

 Data Required Time ：

Data Required Time（建立时间要求）：为能让数据打入寄存器，数据准备好的最晚时间点。所以从Clock Arrival Time 减去T_su ，即为Data Required Time （setup）。

Data Required Time （setup）= latch  edge + T_clk2 -T_su 。

Data Required Time （保持时间要求）： 为能让数据打入寄存器，数据至少要保持到的时间点。所以在Clock Arrival Time  处加上T_h ,即为Data Required Time （hold）

Data Required Time （hold）= latch  edge + T_clk2 +T_h 。

（注：此处的保持/建立时间是站在整个时序路径上的）

 

TimeQuest 分析仪通常就是使用Data required time, Data arrival time, 和 Clock arrival time三个时间量来验证电路性能并检测可能的时序冲突。