摘要:
数据交织模块 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // / 阅读全文
posted @ 2020-06-02 22:08 沉默改良者 阅读(1766) 评论(2) 推荐(0)
|
摘要:
数据交织模块 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // / 阅读全文
posted @ 2020-06-02 22:08 沉默改良者 阅读(1766) 评论(2) 推荐(0)
摘要:
卷积编码后的删余模块 Verilog代码 module DATA_conv_encoder( input wire DCONV_CLK_I, input wire DCONV_DIN, input wire DCONV_ND, input wire DCONV_RST, input wire [3: 阅读全文
posted @ 2020-06-02 22:06 沉默改良者 阅读(552) 评论(0) 推荐(0) |
||