verilog判断有符号数加法是否溢出

单符号位的情况：最高的数值位和符号位异或，结果就是加法是否溢出

双符号位的情况：前两个符号位进行异或，还有一个好处即使溢出了数的符号也不会变化。（将单符号位的第一位复制拼接一份）