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2018年4月18日
Vivado神器之DocNav
摘要: Vivado2014安装完成以后会有2个文件出现在桌面上,具体如下图: 上一个是vivado的软件,是主要的工具,但是一定不要忽略下面一个DocNav,今天我要讲的就是这个工具,打开一个会看到这样一个界面: 这里面主要包括2个界面: 一个是目录视图,一个是设计中心视图/ 左侧是一个过滤器,不希望出现
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posted @ 2018-04-18 08:52 yf869778412
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2018年4月17日
搭建Modelsim SE仿真环境-使用do文件仿真
摘要: 摘要: 本章我们介绍仿真环境搭建是基于ModelsimSE的。Modelsim有很多版本,比如说Modelsim-Altera,但是笔者还是建议大家使用Modelsim-SE,Modelsim-Altera实际是针对Altera 的OEM版本,它事先将Altera的一些IP核仿真库添加到了工具中,但
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posted @ 2018-04-17 09:16 yf869778412
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2018年4月16日
SerDes、RocketIO、GTX
摘要: 1.SerDes:serdes = serial and deserial,就是组串器与解串器,也就是通用的高速IO。 GTX,GTP,GTH等都是SERDES,只是速率不一样,XILINX叫其不同的名字方便区分 GTX由:serdes+LVDS+PLL+8b/10b编解码+绕解码组成,不仅是ser
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posted @ 2018-04-16 14:44 yf869778412
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xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
摘要: 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/u010161493/article/details/77658599 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/u010161493/artic
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posted @ 2018-04-16 14:25 yf869778412
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Zynq开发之HLS
摘要: Zynq开发之HLS 由 FPGA菜鸟 于 星期三, 06/28/2017 - 11:53 发表 HLS简介 HLS(High Level Synthesis)即高层次综合,不同于以往的FPGA逻辑开发,是用HDL编写的,开发周期长、难度大。而HLS可以使用C,C++,SystemC以及OPenCL
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posted @ 2018-04-16 13:21 yf869778412
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2018年4月13日
xilinx文件后缀说明
摘要: https://wenku.baidu.com/view/3318ea83680203d8cf2f240c.html
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posted @ 2018-04-13 11:46 yf869778412
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testbench的设计 文件读取和写入操作 源代码
摘要: 十大基本功之 testbench 1. 激励的产生 对于 testbench 而言,端口应当和被测试的 module 一一对应。端口分为 input,output 和 inout 类型产生激励信号的时候,input 对应的端口应当申明为 reg,output 对应的端口申明为 wire,inout
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posted @ 2018-04-13 11:42 yf869778412
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vivado 调用UE
摘要:
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posted @ 2018-04-13 09:17 yf869778412
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Ultraedit使用小技巧
摘要: 4. 编辑文件如何加入时间戳 ?F7 快捷键即可.你试试看? 5. 为何拷贝(Copy)/粘贴(Paste)功能不能用了?不怕大家笑话,我有几次使用 UltraEdit的过程中发现拷贝与粘贴的内容是不匹配的.不知所以然,干脆重新启动了笔记本.今天翻看手册才恍然大悟:UltraEdit有10个剪切板(
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posted @ 2018-04-13 09:13 yf869778412
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司机哲学
该文被密码保护。
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posted @ 2018-04-13 08:36 yf869778412
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