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大牛讲解信号与系统以及数字信号处理 2016年01月07日 19:45:35 Damen2016 阅读数：4260更多 个人分类： Math 大牛讲解信号与系统以及数字信号处理 2016年01月07日 19:45:35 Damen2016 阅读数：4260更多 个人分类： Math 大牛讲解信号与系 阅读全文
posted @ 2019-01-17 17:47
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【推荐图书】+ 基于Nios II的嵌入式SoPC系统设计与Verilog开发实例+C#入门经典等 3赞 【推荐图书】+ 基于Nios II的嵌入式SoPC系统设计与Verilog开发实例+C#入门经典等 发表于 2016/7/4 21:14:12 阅读（1921） 评论（3） 初次接触FPGA，到 阅读全文
posted @ 2019-01-16 15:37
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如何将自己写的verilog模块封装成IP核 (2014-11-21 14:53:29) 转载▼ 如何将自己写的verilog模块封装成IP核 转载▼ 标签： 财经 分类： 我的东东 财经 第一篇 如何将自己写的verilog模块封装成IP核 将你的设计制作成BlackBox，也就是网表文件，这样别 阅读全文
posted @ 2018-09-18 23:10
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SATA主机协议的FPGA实现之物理层设计 接上一篇文章，这里讲解SATA主机协议的物理层的实现过程。 下图是标准SATA协议文档中给出的物理层结构。可以看到它包含控制模块、时钟数据提取单元、同步字符源和同步字符检测模块以及模拟前端几个部分。其中，控制模块负责协调控制整个物理层的逻辑功能，并向上层协 阅读全文
posted @ 2018-09-18 18:15
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SATA主机协议的FPGA实现之准备工作 从2月中旬准备开始，经过3个月的奋战，我的又一个项目--基于FPGA的固态硬盘读写控制电路，已经基本实现。由于实用资料的匮乏，以及项目本身颇具挑战性，这个过程充满艰辛，这里也是希望写下一些经验，供后来的有心人参考，少走一些弯路。因为这个项目比较大，不是三言两 阅读全文
posted @ 2018-09-18 17:43
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目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in 阅读全文
posted @ 2018-08-30 23:20
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IP子系统集成 1.Creating External Connections 由此可以看出：block design的设计是可以连接电路板上的CPU的（外挂CPU）。 2.生成外部接口 端口生成之后如下图所示： 3.Customize Port 4.AXI Interconnect核输入端配置完成 阅读全文
posted @ 2018-08-30 23:08
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将自己写的HDL代码封装成带AXI总线的IP 1.Tools->create and package IP 2.create AXI4总线的IP 3.新建block design 4.点击右键，选择edit in ip packager 此时生成了一个新的工程： 5.对生成的.v文件进行编辑 6.先 阅读全文
posted @ 2018-08-30 21:45
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RGMII_PHY测试笔记1 基于开发板MiS603-X25 作者：汤金元 日期：20150817 公司：南京米联电子科技有限公司 博客：http://blog.chinaaet.com/detail/46639 论坛：www.osrc.cn 网址：www.milinker.com 网店：http: 阅读全文
posted @ 2018-07-29 18:57
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