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XILINX的每个IO脚都有一个可选的可配上拉电阻功能，现在我在配置文件的UCF里使用了这个上拉电阻：语法如下：NET"I_key_data" LOC = "C11" |IOSTANDARD = LVCMOS33 |pullup ;但是，我现在不清楚的就是这个上拉电阻的阻值是多少呢？查找了资料，也没 阅读全文
posted @ 2018-02-06 19:54
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设计者在写设计代码时，有时可能针对仿真写一些语句，这些语句可能是不为DC所接受，也不希望DC接受；设计者如果不对这些语句进行特殊说明，DC读入设计代码时就会产生语法错误。 另一种情况是，设计者在写设计代码，有些设计代码是为专有的对象写的（如公司内部），这些专有的设计代码可能不希望被综合。 Synop 阅读全文
posted @ 2018-02-05 14:40
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DMA&PIO DMA的英文拼写是“Direct Memory Access”，汉语的意思就是直接内存访问，是一种不经过CPU而直接从内存存取数据的数据交换模式。在DMA模式下，CPU只须向DMA控制器下达指令，让DMA控制器来处理数据的传送，数据传送完毕再把信息反馈给CPU，这样就很大程度上减轻了 阅读全文
posted @ 2018-02-02 13:16
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Intel DPDK 全面解读 高性能网络技术 随着云计算产业的异军突起，网络技术的不断创新，越来越多的网络设备基础架构逐步向基于通用处理器平台的架构方向融合，从传统的物理网络到虚拟网络，从扁平化的网络结构到基于 SDN 分层的网络结构，无不体现出这种创新与融合。 这在使得网络变得更加可控制和成本更 阅读全文
posted @ 2018-02-02 13:15
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现在开始对上一篇博文介绍的异步FIFO进行功能验证，上一篇博文地址：http://blog.chinaaet.com/crazybird/p/5100000872 。对异步FIFO验证的平台如图1所示。 图1 异步FIFO验证平台 其中，clock为时钟生成器，asyn_fifo_if为产生异步FI 阅读全文
posted @ 2018-01-31 14:44
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今天要介绍的异步FIFO，可以有不同的读写时钟，即不同的时钟域。由于异步FIFO没有外部地址端口，因此内部采用读写指针并顺序读写，即先写进FIFO的数据先读取（简称先进先出）。这里的读写指针是异步的，处理不同的时钟域，而异步FIFO的空满标志位是根据读写指针的情况得到的。为了得到正确的空满标志位，需 阅读全文
posted @ 2018-01-31 14:43
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基于FPGA的线阵CCD实时图像采集系统 2015年微型机与应用第13期 作者：章金敏，张 菁，陈梦苇2016/2/8 20:52:00 关键词： 实时采集 电荷耦合器件 现场可编程逻辑器件 信号处理 基于FPGA的线阵CCD实时图像采集系统 2015年微型机与应用第13期 作者：章金敏，张 菁，陈 阅读全文
posted @ 2018-01-31 14:37
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该文被密码保护。 阅读全文
posted @ 2018-01-31 09:21
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quartus可以在Devic and Pin Options里设置默认引脚状态， ISE也有这个功能，步骤如下， 1.右击Generate Programming File 2.选择Process Properties 3.选择Configuration Options 00 4.在右边-g Un 阅读全文
posted @ 2018-01-29 14:00
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Altera FPGA管脚弱上拉电阻的软件设置方法 在使用 Altera 的 FPGA 时候， 由于系统需求， 需要在管脚的内部加上上拉电阻。 Quartus II 软件中在 Assignment Editor 中可以设置。具体过程如下： 1、在菜单 Assignments 中选择 Assignme 阅读全文
posted @ 2018-01-29 09:49
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