摘要：以前对工程进行的仿真都是用波形产生激励···（最多一次设置16位的输入·想起来好傻啊）听说过Testbench，对于我来说还有一层神秘的面纱，今天终于看到关于这个的视频教程，就好好地学习一下·让以后的仿真能够轻松一些。首先先摘抄一下视频中的三个步骤（深入浅出玩转FPGA-视频8）：1、对被测试设计的顶层接口进行例化（是创建对象的意思？）。2、给被测试设计的输入接口添加激励。3、判断被测试设计的输出响应是否满足设计要求。最简单的testbench：时钟产生复位产生其他激励产生'timescale 1ns/1ps //ns为时间的单位，ps 阅读全文

摘要：以前看过黑金写的一本教程就是关于verilog的建模的·今天看了从零开始走进FPGA有了更深的感触，决定在自己的板子上从头开始·记录下走的每一步·也为自己以后的学习打下基础和信心。首先学习的就是流水灯了，具体的步骤详见《从零走进FPGA》，工程分为三个模块（1）顶层模块：例化各个模块，工程的最高级别文件，（2）分频模块： 通过分频得到固定的频率（3）LED显示模块：随固定的频率，来操作LED灯。我的板子输入时钟为20MHz，若以此时钟变换LED，人眼分辨不出来，所以对其进行分频来适应人眼，模块中分频至10Hz，人眼分辨的极限是25Hz，因此10Hz能感觉到 阅读全文

摘要：问题1：出现了Error: Can't compile duplicate declarations of entity "xxx" into library "work"。“xxx”是我的一个模块文件名，这个文件名同时有一个.bdf文件，还有一个.v文件。 其中.bdf文件是我为了下板子新建的文件，里面是.v文件生成的模块，存盘时我没有改默认文件名，所以出现和.v文件重名的问题。加.bdf文件前编译没有任何问题，但是加.bdf文件后就出现了错误。开始不了解为什么，在网上查阅后天发现可能是有重名文件，虽然后缀不同，但还是不可以的，于是把.bdf改 阅读全文

摘要：最近看Verilog HDL数字设计与综合·经常能看到给出了激励块的程序，以前用verilog仿真都是用的激励波形，一直听说过激励文件，可惜始终没有开始学，安装了moselsim后开始学习简单的仿真，犯了一些可笑的小错误后终于弄出了仿真波形·可是时间还是不对· 仿真截止时间设置的是#400 $finish; 可是结果只给出了让我百思不得其解，仔细看过程序后·发现可能是时间精度的问题`timescale 1ns/1ns ，都换成`timescale 1ps/1ps 后能得到正确的结果 ·。 阅读全文