catarget

摘要： 最近忙于书写毕业设计，烦躁于参考文献，尤其是引用后的那个[]，终于在一篇博客中搜到了结果，为了让自己以后省点力气特此转载，如果遇到新的问题也在此继续更新。本文引用地址：http://blog.sciencenet.cn/blog-425262-312687.html引用参考文献时遇到的问题：论文写完后，要想再插入参考文献，则正文中的应用部分就要逐一修改，非常的不方便。论文要是比较长的话，也比较容易出错。解决办法1).光标移到要插入参考文献的地方，菜单中“插入”—“引用”—“脚注和尾注”。2).对话框中选择“尾注”，所在位置建议选“文档结尾”。编号格式中选阿拉伯数字。3).确定后在该处就插入了一 阅读全文

摘要： 三类：1.文件打开和关闭:首先定义integer指针，然后调用$fopen(file_name,mode)任务，不需要文件时，调用$fopen(file_name)常用mode包括“w"打开文件并从文件头开始写，如果不存在就创建文件。“w+"打开文件并从文件头开始读写，如果不存在就创建文件"a"打开文件并从文件末尾开始写，如果不存在就创建文件“a+"打开文件并从文件末尾开始读写，如果不存在就创建文件2.输出到文件：显示任务前加f，调用格式：$fdisplay(文件指针,"显示内容",显示变量),再如$fmonitor(…)除 阅读全文

摘要： always@(posedge clk)begin q1 = q1 + i1; q2 = q1;end仿真结果 阅读全文

摘要： verilog 语句不可综合和可综合汇总（转） （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 （2）所有综合工具都不支持的结构：time，defparam， 阅读全文

摘要： 1.突然用quartus ii9.0调用modelsim6.4a出现缺少license的现象大概一两个月没有在这台电脑上使用modelsim，今天用quartus9.0调用的时候执行错误，提示红字的大意是缺少license，觉得很诧异，又重新走了一遍破解流程，还是不好用，把license和quartus的license放在一起也不能用，莫名其妙的错误，突然发现modelsim启动界面上有个时间（大概是2001~2008），猜测可能是时间问题，，把系统时间改为2007再生成license就ok啦···不知道是不是都这个样子·破解文件的“读我”没有写。希望以 阅读全文

摘要： 忙碌的考试终于结束了，继续对FPGA的学习，自己的基础不太好，就要在学习的过程中多多努力，希望在这个假期内有所收获，也在博客里记录下自己学习的过程，见证自己一步一步走来的过程，也让自己打下一个坚实的基础，督促自己的学习，不要荒废了这个寒假。学习，要勇往直前。 阅读全文

摘要： 详细讲解参照从零开始走进FPGA世界，一下是我参照现有20MHz的板子的程序，/**************************************************** Module Name : clk_generator* Engineer : catarget* Target Device : EP2C8Q208C8* Tool versions : Quartus II 9.0* Create Date : 2011-12-3* Revision : v1.0* Description :***************************************** 阅读全文

摘要： 以前对工程进行的仿真都是用波形产生激励···（最多一次设置16位的输入·想起来好傻啊）听说过Testbench，对于我来说还有一层神秘的面纱，今天终于看到关于这个的视频教程，就好好地学习一下·让以后的仿真能够轻松一些。首先先摘抄一下视频中的三个步骤（深入浅出玩转FPGA-视频8）：1、对被测试设计的顶层接口进行例化（是创建对象的意思？）。2、给被测试设计的输入接口添加激励。3、判断被测试设计的输出响应是否满足设计要求。最简单的testbench：时钟产生复位产生其他激励产生'timescale 1ns/1ps //ns为时间的单位，ps 阅读全文

摘要： 以前看过黑金写的一本教程就是关于verilog的建模的·今天看了从零开始走进FPGA有了更深的感触，决定在自己的板子上从头开始·记录下走的每一步·也为自己以后的学习打下基础和信心。首先学习的就是流水灯了，具体的步骤详见《从零走进FPGA》，工程分为三个模块（1）顶层模块：例化各个模块，工程的最高级别文件，（2）分频模块： 通过分频得到固定的频率（3）LED显示模块：随固定的频率，来操作LED灯。我的板子输入时钟为20MHz，若以此时钟变换LED，人眼分辨不出来，所以对其进行分频来适应人眼，模块中分频至10Hz，人眼分辨的极限是25Hz，因此10Hz能感觉到 阅读全文

摘要： 问题1：出现了Error: Can't compile duplicate declarations of entity "xxx" into library "work"。“xxx”是我的一个模块文件名，这个文件名同时有一个.bdf文件，还有一个.v文件。 其中.bdf文件是我为了下板子新建的文件，里面是.v文件生成的模块，存盘时我没有改默认文件名，所以出现和.v文件重名的问题。加.bdf文件前编译没有任何问题，但是加.bdf文件后就出现了错误。开始不了解为什么，在网上查阅后天发现可能是有重名文件，虽然后缀不同，但还是不可以的，于是把.bdf改 阅读全文