摘要：仿真结果如下：p_start是验证从载入要发送的数据到发送低有效的起始位这段时间的时序是否正确，,p_shift是验证从准备好开始发送到发送过程中的数据的九次移位是否正确,p_state是跟踪发送过程中状态机的状态。具体代码如下：[代码]testbench如下：[代码]以上代码都已通过调试，调试环境为modelsim6.3f 阅读全文

摘要：在verilog中我们通常时间精度用（例）timescale 1ns/10ps 其中1ns指的是单位时间，10ps指的是时间精度。这些时间的定义都是作为软件工具的指令。 在system verilog中我们一般用timeunit表示单位时间，用timeprecision表示时间精度。我们可以在局部定义这些时间，作为程序，接口，模块的一部分。而不是作为软件工具的指令。如：module adder(.... 阅读全文

摘要：加法树乘法器的system verilog的实现，由于逻辑功能简单明了，只用了简单的断言验证，如果有疑问请给我留言[代码]完整代码：mult_sv.rar 阅读全文

摘要：本例代码都已给出，可以在MODELSIM6.3F中直接运行，大家通过下面仿真波形可以看到，有六个断言成功，0个断言失败，成功的断言分别是：三个写入数据时，status的前后状态变化的断言；三个读出数据时，status的前后状态变化的断言。代码如下：[代码]完整代码：fifo_sv.rar 阅读全文