HDLBits_Verilog学习笔记0——Getting Started

　    HDLBits是一个Verilog在线学习网站，你可以直接在网站上编辑代码（Write your solution here框里），并进行综合仿真（点Submit，支持Quartus和Modelsim），查看波形图等（提交后会在下方显示）。

　　题目由浅入深，从最基础的Verilog语法到一些常用的组合逻辑和时序逻辑电路，再到FSM等更大型的电路以及Testbenches的编写。只需一点数电的基础便可直接上手，入门Verilog的不二之选。搭配Verilog的视频或书籍食用风味更佳。

　　作者：脱发秘籍搬运工 https://www.bilibili.com/read/cv10303212?from=articleDetail 出处：bilibili

　 （先做再看答案，且不唯一，仅供参考）

0. Getting Started

Practice: Build a circuit with no inputs and one output. That output should always drive 1 (or logic high).

大白话：建立一个输出1的电路。 

module top_module( output one );

    assign one = 1;

endmodule 

1. Output zero

Practice: Build a circuit with no inputs and one output that outputs a constant 0.

大白话：输出0。

module top_module(output zero);

　　assign zero = 0;

endmodule

----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

拓展：目前再复杂的计算机，其底层机器语言都是由0和1组成的，原因就在于计算机的处理器等基本都是超大规模的数字IC，而构成这些数字IC的CMOS等门电路的输入输出仅有高、低电平两种状态。

重点：1对应高电平信号，0对应低电平信号。