随笔分类 -  FPGA

摘要：示范程序seg7_test.v?12345678910111213141516171819202122/** seg7 x 8 查找表测试文件*/module seg7_test(input CLOCK_50,output [7:0] SEG7_DIG,output [7:0] SEG7_SEG);seg7_8_LUT u0(.i_clock(CLOCK_50),.i_turn_off(8'b1100_0000), // 熄灭位[此处取第7、6位.i_dp(8'b0000_0100), // 小数点位[此处取第2位.i_data(32'hAB_CDEF), // 欲显数 阅读全文

摘要：今天用vhdl写数字时钟显示器：出现以下问题：1、Error (10822): HDL error at mintue.vhd(37): couldn't implement registers for assignments on this clock edge一个进程只能有一个上升沿判别语句；process中如果有两个以上的判别语句，则出现以上错误；Error (10821): HDL error at mintue.vhd(19): can't infer register for "count_6[2]" because its behavior d 阅读全文

摘要：怎样用modelsim做后仿（编译工具采用quatus）step1：在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。step3：在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。step4：编译成功后，然后进行load，在load design 阅读全文

摘要：1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation information for design is missing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。2) 在下载运行的时候，出现下面的错误： 阅读全文

摘要：Error: Can't continue timing simulation because delay annotation information for design is missing原因如下：CAUSE: You attempted to simulate a design whose netlist has not been annotated with delayannotation information by the Timing Analyzer or Fitter. As a result, the Simulator cannotcontinue the c 阅读全文

摘要：“信号不能在多个并发进程中赋值”这是个代码的可综合方面的要求，也就是说一般综合工具会对此报错的，但从仿真角度上说是没有问题的，除非多个赋值造成冲突导致仿真无法继续，modelsim是纯粹的仿真工具，它不会关心代码是否可综合；据我所知，采用波形输入在quartus下进行时序仿真是需要先综合的，这样工具就会检查代码在可综合性方面的问题，因此会报你上述错误．只要将复位操作分开到每个寄存器描述进程中表达就行了． 1 -- 计数器 2 counter:process (clk, rst) 3 begin 4 if rst = '1' then 5 -- Asynchronous ... 阅读全文