Quartus II Simulink DSP Builder Modelsim 联合调试

折腾了两天，终于把这些软件联合调试通过，谨以此记录一下。

特别喜欢书页的博客，一页一页，记录成长的点滴。

 

再一次重新安装quartus 和 modelsim, 在modelsim破解这个过程又是大费周章，现在quartusii 和 modelsim 无缝连接成功，有必要记录一下，省的下次再浪费时间。

系统环境： xp

安装版本： quartus ii 11.0    modelsim 6.6d

下载链接：http://pan.baidu.com/s/1hqtBIRE   （quartus ii 11.0 ）

　　　　　http://pan.baidu.com/s/1qW0MXLa   (quartus ii device )　

　　　　　http://pan.baidu.com/s/1i35KVMd    (modelsim 6.6d)　

　　　　　http://pan.baidu.com/s/1hqfy9Qc    (quartus ii 11.0 破解)　

　　　　　http://pan.baidu.com/s/1dDosk05   （modelsim 6.6d 破解）

 

step 1:  安装Quartus II 并破解。（这个比较简单， 按照说明来就可以）

      

　　#首先安装Quartus II 11.0软件（默认是32/64-Bit一起安装)：

　　#用Quartus_II_11.0_x86破解器(内部版).exe破解C:\altera\11.0\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_11.0_x86破解器(内部版).exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\11.0\quartus\bin下，就不会出现这个对话框，而是直接开始破解！）然后选中sys_cpt.dll，点击“打开”。安装默认的sys_cpt.dll路径是在C:\altera\11.0\quartus\bin下）。
　　#把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II 11.0的Tools菜单下选择License Setup，下面就有NIC ID)。
　　#在Quartus II 11.0的Tools菜单下选择License Setup，然后选择License file，最后点击OK。
　　#注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。

 

step 2:  安装Modelsim并破解。

    #首先安装Modelsim 6.6d软件

    # 下载modelsim 6.6d 破解文件，按照说明操作，简化说明如下。

        首先确保，用户名及注册单位均为英文， 系统时间先修改到2008年（因为modelsim支持到2010年）

　　1.运行make.bat,产生license.dat文件
　　2.检查license.dat中hostid是否为本机网卡的mac地址,对于多网卡的PC,为其中之一即可
　　3.将license.dat也拷到\modeltech_6.6a\win32xxx目录下就可以运行成功
　　4.将mgls.dll mgc.pkginfo 和mgls.dll 拷贝到\modeltech_6.6a\win32xxx目录下覆盖原文件
　　5.指定环境变量  [变量名]MGLS_LICENSE    [变量值]填入c:\altera\72\modelsim_ae\win32xxx\licens.dat，若你的license.dat放到其他位置，请自行修改。

最后一步是比较关键的，之前一直用LM_LICENSE变量，一直无法破解。改成MGLS_LICENSE以后就可以了。

 

step3 : Quartus II 和 Modelsim 联合调试

　　首先，在Quartus II 里面设置modelsim路径。 Tools--Options--EDA Tools

     然后，在settings里面设置EDA Tool Setting---simulation.

            Tool name 选择MODELSIM-ALTERA.  可以选择verilog HDL

     设置完成后，要写测试凳（Testbench） : Processing--start--start testbench template writer, 成功后打开这个文件。

     应该在simulink文件夹下，顶层文件.vt , 编辑所需激励即可。最常用的就是时钟和复位， 给个例子。  

`timescale 1 ps/ 1 ps
module aeplace_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg clk;
reg rst_n;
// wires
wire div;

// assign statements (if any)
aeplace i1 (
// port map - connection between master ports and signals/registers
.clk(clk),
.div(div),
.rst_n(rst_n)
);
initial
begin
clk=0;
forever
#10 clk=~clk;
end
initial
begin
rst_n=0;
#1000 rst_n=1;
#1000;
$stop;
end
endmodule

    

    编写好testbench后，再进入EDA Tool Setting---simulation.界面

    

 

 

 

可以根据需求选择仿真类型，到此大功告成。

 

最近也没时间弄dsp builder了，弄好了再记录。