2021年4月22日
Verilog实例化数组实现级联加法（HDL bits 题目：Bcdadd100）
摘要： 来自HDLbits的题目，用实例化4bit两输入BCD全加器数组的方法实现100bit两个BCD数的加法；另一种常用的方法是generate实现； module bcd_fadd { input [3:0] a, input [3:0] b, input cin, output cout, outp 阅读全文
posted @ 2021-04-22 09:50 王佳兴 阅读(790) 评论(0) 推荐(0)