Verilog实例化数组实现级联加法（HDL bits 题目：Bcdadd100）

来自HDLbits的题目，用实例化4bit两输入BCD全加器数组的方法实现100bit两个BCD数的加法；另一种常用的方法是generate实现；

module bcd_fadd {
　　input [3:0] a,
　　input [3:0] b,
　　input cin,
　　output cout,
　　output [3:0] sum );

module top_module(
　　input [399:0] a, b,
　　input cin,
　　output cout,
　　output [399:0] sum );
　　reg[99:0]cout1;
　　bcd_fadd inst[99:0](.a(a[399:0]),.b(b[399:0]),.cin({cout1[98:0],cin}),.cout(cout1[99:0]),.sum(sum[399:0]));
　　assign cout = cout1[99];
endmodule