随笔分类 - Verilog

(原创)DE2数字逻辑实验——Mechanics of DE2 Projects-Altera DE2 Project Diglab1(DE2)(Quartus ii)(Verilog)

摘要：Description:The user can set a 16-bit value using toggle switches 15-0 and transfer this value to the first four hex digit displays by pressing KEY3. 阅读全文

posted @ 2008-11-28 20:47 冰灵天堂阅读(704) 评论(0) 推荐(0)

(原创)DE2范例中Reset_Delay.v模块的作用探讨(Verilog)(DE2)

摘要：在DE2关于Nios ii的范例中，有一个Reset_Delay.v的模块,代码如下：1 module Reset_Delay(iRST,iCLK,oRESET);2 input iCLK;3 input iRST;4 output reg oRESET;5 reg [23:0] Cont;6 always@(posedge iCLK or negedge iRST)7 begin8 if(!iR... 阅读全文

posted @ 2008-11-14 11:44 冰灵天堂阅读(994) 评论(1) 推荐(0)

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(原创)DE2数字逻辑实验——Mechanics of DE2 Projects-Altera DE2 Project Diglab1(DE2)(Quartus ii)(Verilog)

(原创)DE2范例中Reset_Delay.v模块的作用探讨(Verilog)(DE2)