摘要：今天在聊天群里遇到一个有意思的问题，提问人的原文如下： “最近用VCS仿真，由于我们的设计很多，需要仿真很长时间，为了减少仿真期间突然断电，而造成的数据损失，能不能每隔几个小时保存一下数据，下次仿真时直接打开保存的数据，并在此时间点的基础上继续仿真？不知能否有办法解决？为了方便大家理解，我举个例子： 如果我的程序仿真时间需要几天，在仿真进行了2天，突然断电，可否将前面仿真的数据保存下来，并且在下次仿真时接着上面的时间（这里为2天的位置）继续仿真？因为如果不可以的话，下次仿真时又要重复仿真前2天的时间，浪费了很多时间。不知道我把问题说清楚了没有，请大家帮帮忙，感激不尽！！” 当时我... 阅读全文

摘要：一部分： timescale的基础`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真 时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大。最多两则一样大。比如：下面定义都是对的`timescale 1ns/1ps`timescale 100ns/100ns下面的定义是错的：`timescale 1ps/1ns二部分：一些仿真问题时间精度就是模块仿真时间和延时的精确程序，比如：定义时间精度为10ns， 那么 阅读全文