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摘要： 1、单比特信号上升沿检测 module pos_detect( input wire clk , input wire rst , input wire in_a , output reg in_pos ); reg reg_in_a ; always@(posedge clk or posedge 阅读全文

摘要： verilog企业真题 VL74 异步复位同步释放 1）同步复位：指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。 module load_syn_ff(clk,in,out,load,rst_n); input clk,in,load,rst_n; output out 阅读全文

摘要： 1、Verilog刷题进阶版VL13时钟分频偶数 描述 请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器 注意rst为低电平复位 波形示意图： `timescale 1ns/1ns module even_div ( input wire rst , input wire cl 阅读全文

摘要： 1、verilog企业真题LV3 描述： 请设计状态机电路，实现自动售卖机功能，A饮料5元钱，B饮料10元钱，售卖机可接收投币5元钱和10元钱，每次投币只可买一种饮料，考虑找零的情况。 电路的接口如下图所示。sel信号会先于din信号有效，且在购买一种饮料时值不变。 sel为选择信号，用来选择购买饮 阅读全文

摘要： 5.17、Fsm serial 在许多（较旧的）串行通信协议中，每个数据字节都与一个起始位和一个停止位一起发送，以帮助接收器从位流中划定字节。一种常见的方案是使用 1 个起始位 (0)、8 个数据位和 1 个停止位 (1)。当没有传输任何内容（空闲）时，该线路也处于逻辑 1。 设计一个有限状态机，当 阅读全文

摘要： 5.10Lemmings1 在旅鼠的 2D 世界中，旅鼠可以处于以下两种状态之一：向左行走或向右行走。如果遇到障碍物，它会切换方向。特别是，如果 Lemming 撞到左边，它会向右走。如果它撞到右边，它会向左走。如果它同时在两侧碰撞，它仍然会切换方向。 实现一个具有两个状态、两个输入和一个输出的摩尔 阅读全文

摘要： 4、sed多文本处理 常用指令 i(insert) 插入 a(append) 追加 r(read) 读取文件|导入文件内容 w(write) 文件另存为|导出文件内容 1）insert (行前插入) 2）append (行后写入) 3）read (将其他文件内容导入，行后导入) 4）write (将 阅读全文

摘要： 1、监控脚本之显示硬件信息 echo回显 -n选项：不换行 -e选项：支持扩展属性 echo -e "\033[32mok\033[0m" \033 设置颜色属性 32m 这是一种颜色，绿色 OK 希望屏幕显示的内容 输出完再设置颜色，将其设置为黑色0m0 3xm是字体颜色 4xm是背景颜色 2、监 阅读全文

摘要： 一、第一个shell 程序 mkdir 创建文件夹 cd 切换目录 chmod +x 文件名 给该文件“可执行”的权限 ./文件名 执行文件 （需要为文件赋予可执行的权限） sh/bash 文件名 （不需要文件有可执行的权限） source 文件名 （不需要文件有可执行的权限，但不会启动子进程） # 阅读全文

摘要： 1、用verilog HDL设计一个4位加法器树乘法器 `timescale 1ns/10ps module mul_addtree(mul_a,mul_b,mul_out); input [3:0] mul_a,mul_b; //IO端口声明 output [7:0] mul_out; wire 阅读全文