2020年6月11日
数字电路设计--学习篇
摘要： 1、Verilog的所有模块是并行的，模块内信号操作是串行的。 2、if_else ：综合成mux； 多个if嵌套时，逐优先级操作，优先级高的输出； 电路路径长； 3、case ：查找表结构，可看作仅一个mux； 4、建立/保持时间：触发器（D触发器）在时钟边沿采样时，输入信号需满足建立保持时间； 阅读全文
posted @ 2020-06-11 16:00 biubiubiu12138 阅读(96) 评论(0) 推荐(0)