Day1:20240712做题目

 1.Verilog语言是直接连接，不叫赋值。

assign 变量a= 2'b00;//前面是位数，后面是二进制。

 

2.Verilog中，wire或者其他信号是直接传递（值）的。

assign a = b  //实时传递，b的值发生变化，a也会立即变化

an input port is a driver or source, while an output port is a sink. //输入端口是驱动程序或源，而输出端口是接收器

diagram：图表

module：单元

stuff outside the module //模块外的东西

harness to //利用

synthesizable

 

3.Verilog has separate bitwise-AND (&) and logical-AND (&&) operators, like C. Since we're working with a one-bit here, it doesn't matter which we choose. //Verilog语言有按位与（bitwise-AND）和逻辑与 (logical-AND)

Verilog has separate bitwise-OR (|) and logical-OR (||) operators, like C. Since we're working with a one-bit here, it doesn't matter which we choose. //有按位或（|）和逻辑或（||）

XOR：异或（^）

XNOR：同或 assign = ~(a^b);

 

（RSS 的全称是「简易内容聚合」（Really Simple Syndication），是一个能让你在一个地方订阅各种感兴趣网站的工具。使用 RSS，你可以有选择的浏览你感兴趣或者和你工作相关的信息。使用 RSS，你可以通过关键字过滤掉你不想看到的内容，也可以通过关键字订阅及时的新闻。RSS 是一种消息来源格式规范，用以聚合多个网站更新的内容并自动通知网站订阅者）

 

4.declare wires：声明导线（电线）。e.g.  wire a,b,c;

assign c = (x&y);