2021年12月8日
日常记录（4）硬件相关
摘要： D触发器 https://blog.csdn.net/qq_41844618/article/details/104332949 在触发边沿到来时，将输入端D的值存入Q中. 在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。 特性表，如上升沿 Verilog中“=”和“<=”的区别 h 阅读全文
posted @ 2021-12-08 11:19 大浪淘沙、 阅读(32) 评论(0) 推荐(0)