文章分类 -  FPGA：Modelsim

VHDL：VHDL中的数据转换函数conv_std_logic_vector的用法
摘要：VHDL中的数据转换函数conv_std_logic_vector的用法 std_logic_arith程序包里定义的数据转换函数：conv_std_logic_vector（A，位长）--INTEGER,SINGER,UNSIGNED转换成std_logic_vector。 由于参考书上都没有具体 阅读全文
posted @ 2020-02-08 12:16 小牛铺 阅读(2802) 评论(0) 推荐(0)
Verilog：Verilog中参数传递与参数定义
摘要：1、符号常的定义 用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。 parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。 parameter msb=7; //定义参数ms 阅读全文
posted @ 2020-02-06 22:41 小牛铺 阅读(4662) 评论(0) 推荐(0)
Modelsim:Error: (vsim-3009) [TSCALE] - Module 'my_button' does not have a timeunit/timeprecision specification in effect, but other modules do.
摘要：故障现象： Error: (vsim-3009) [TSCALE] - Module 'my_button' does not have a timeunit/timeprecision specification in effect, but other modules do. 解决办法： 在源程 阅读全文
posted @ 2018-11-06 13:43 小牛铺 阅读(2476) 评论(0) 推荐(0)