随笔分类 -  FPGA

FPGA之有限状态机
摘要：独热码编程例： module fsm(clock,reset,a,f,g); input clock,reset; input a; output f,g; reg f,g; reg [3:0]state; parameter idle=4'b0000, start=4'b0010, stop=4' 阅读全文

posted @ 2017-10-25 16:06 Assassinn 阅读(335) 评论(0) 推荐(0)

datasheet阅读
摘要：Hz（赫兹）单位换算 1Hz = 1/秒 1 千赫 kHz 10^3 Hz 1 000 Hz 1 兆赫 MHz 10^6 Hz 1 000 000 Hz 1 吉赫 GHz 10^9 Hz 1 000 000 000 Hz 1 太赫 THz 10^12 Hz 1 000 000 000 000 Hz 阅读全文

posted @ 2017-10-09 19:23 Assassinn 阅读(202) 评论(0) 推荐(0)

FPGA之阻塞与非阻塞
摘要："阻塞赋值和非阻塞赋值" Mealy型：下一个状态不仅和输入值有关，还和当前状态有关； Moore型：下个状态只与输入值有关； 1. 特征描述：非阻塞赋值在时钟是跳边沿但输入不是跳边沿的地方，输出随输入变化；在时钟跳边沿，但是输入也是跳边沿的地方，输出随输入的上个状态变化； 2. 原因：根据移位寄存 阅读全文

posted @ 2017-09-22 15:14 Assassinn 阅读(416) 评论(0) 推荐(0)

FPGA之四位LED灯
摘要：代码 实现四位LED灯的变化显示，由于dig全部设为0则4位显示数据一样。dig段选，seg位选；count计数，24位变化，则赋值25,26,27,28位给inseg；总结，inseg实行真正的计数功能，并将计数值与seg位选led显示相连接； 阅读全文

posted @ 2017-09-14 11:59 Assassinn 阅读(267) 评论(0) 推荐(0)

2017.8.28 编码器，半加器，全加器，led related
摘要：今天的任务： 1.基于Cyclone IV的EP4CE6E22C8N芯片的编码器；试验成功； 1 module encoder(I,O,enable); 2 input [3:0] I; 3 input enable; 4 output [1:0] O; 5 reg [1:0] O; 6 7 alw 阅读全文

posted @ 2017-08-28 17:51 Assassinn 阅读(188) 评论(0) 推荐(0)

2017.08.27 运算符，逻辑门，二选一，解码器
摘要：任务安排：基于Cyclone IV的基本代码编写及硬件实现； 1：Verilog hdl的运算符 2.简单程序编写；（输入利用接口key，ckey，输出利用led可以直接观测到输出结果） 2.1与门 2.2与非门 2.3二选一 2.4解码器 阅读全文

posted @ 2017-08-27 17:16 Assassinn 阅读(332) 评论(0) 推荐(0)

2017.8.24 基于Quartus相关引脚设置及仿真实现，硬件写录
摘要：今天做了三项工作，实现了FPGA开发板里面key和led逻辑关系，key1-led1，key2-led2，key3-led3，key4-led4，default定为led灯全亮，代码已经写好，三项分别是： 1.实现Quartus与Modelism的关联，并看到了输入输出关系： I.Quartus编译完成； II.Processing---start---sta... 阅读全文

posted @ 2017-08-25 10:13 Assassinn 阅读(573) 评论(0) 推荐(0)

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