09 2016 档案

ROM+VGA 图片显示
摘要：内容 1、将一幅图片制成mif文件，初始化rom，图片像素为 120 * 60 2、驱动VGA，将图片显示在屏幕上 1、VGA 时序 下面是我的笔记截图，感觉更好理解。 2、640*480 60hz VGA 为什么要选用 25Mhz 的时钟进行驱动呢？ 1s时间内显示60幅图像，每幅图像的像素总数为 阅读全文
posted @ 2016-09-27 21:31 aslmer 阅读(4168) 评论(0) 推荐(1)
vim中插入递增数
摘要：假设生成0-9的递增数 1、插入数字1，yy复制，9p 2、输入命令 let i=0 | g/1/s//\=i/ | let i=i+1 3、结果： 4、vim 10进制转为16进制 :%s/\d\+/\=printf("0x%x", submatch(0)) 5、编码格式 :set ff 查看当前 阅读全文
posted @ 2016-09-27 10:26 aslmer 阅读(4819) 评论(0) 推荐(0)
SDRAM学习（一）之刷新心得
摘要：本篇博文共有两种刷新方式 SDRAM数据手册给出每隔64ms就要将所有行刷新一遍， 因此每隔64_000_000 ns/2^12=15625ns 就要刷新一次。(因为一个L-Bank的行是12位，所以一共有2^12行)。 假设我的时钟频率是100Mhz（一个周期是10ns）,则只需要每隔1562个时 阅读全文
posted @ 2016-09-21 17:33 aslmer 阅读(7055) 评论(5) 推荐(0)
Normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode
摘要：FIFO是先进先出，可以用fifo来处理跨时钟域的数据传输问题，用到的地方特别多，一定要搞会。 在学习调用fifo的IP核中发现有normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode这两种模式，就研究一下。 研究 IP 核最方 阅读全文
posted @ 2016-09-14 16:02 aslmer 阅读(1915) 评论(0) 推荐(0)
uart串口的调试学习
摘要：用FPGA设计了数据接收和发送模块，FIFO模块，此处FIFO调用的是Show-ahead模式，在下一篇博客中将会分析这个问题。 用串口调试工具发送数据，数据接收模块将接收到的串行数据转换为并行数据（串转并），并存入FIFO中，当FIFO中的数据个数大于某个值的时候，读出数据，通过发送模块将并行数据 阅读全文
posted @ 2016-09-13 16:57 aslmer 阅读(5803) 评论(0) 推荐(0)
SDRAM学习（二）之初始化
摘要：目录 1、SDRAM初始化的内容（结合英文数据手册） 2、SDRAM初始化的时序 3、代码的编写 4、modesim的仿真 SDRAM初始化的内容 SDRAMs must be powered up and initialized in a predefined manner. The 64M SD 阅读全文
posted @ 2016-09-10 22:28 aslmer 阅读(5280) 评论(2) 推荐(3)
奇数分频
摘要：奇数分频思路：（结合图示进行理解） 第一步：在时钟的上升沿和下降沿分别产生一个计数器。cnt_up 在时钟上升沿计数，cnt_down 在时钟下降沿计数（例：如果是 N 分频，就从0计数到 N-1） 第二步：根据这两个计数器产生两个控制信号 clk_up , clk_down。 注意：clk_up 阅读全文
posted @ 2016-09-03 23:55 aslmer 阅读(4698) 评论(3) 推荐(1)