【FPGA学习】- 触发器与锁存器

触发器

　　触发器是构成时序逻辑电路的基本单元，用于数据的暂存，延时，计数，分频，波形产生等电路的设计。触发器是边沿触发的（仅在控制信号从高电平变为低电平或从低电平变为高电平时改变状态）。

R-S触发器

　　R-S触发器由两个与非门构成，把两个与非门的输入端和输出端交叉连接即可构成R-S触发器。R-S触发器中的R表示Reset(复位)，S表示Set(置位)，其中R和S均为低电平有效。R-S触发器的特征方程为：，当R=1，S=0时，Q=1，Q非=0；R=0，S=1时，Q=0，Q非=1；R=0，S=0时，Q=不定，Q非=不定；R=1，S=1时，Q=不变，Q非=不变；触发器就是在常规的门电路的基础上加入了反馈，这样触发器就实现了存储数据的功能，所谓存储数据，并不是将数据直接保存下来，而是利用反馈的数据，在R端或S端某个脚信号突变时，输出的Q和结果Q非不会变化。

J-K触发器

　　J-K触发器又称脉冲触发器，是一种功能较全的一种触发器，可以方便的转为其他触发器功能，是目前应用较多的一种触发器。J-K触发器的说明如下。

D触发器

　　D触发器是由J-K触发器转化而来的，在J-K触发器的K端前面加上一个非门再接到J端，使得输入端只有一个。在某些电路中使用该触发器可以实现简化，输入端改用符号D来表示。D触发器的设计说明如下。

T触发器

　　T触发器也是由J-K触发器转化而来的，将J-K触发器K端和J端相互连接起来，使得输入端只有一个。输入端改用符号T来表示。T触发器的设计说明如下。

寄存器

　　寄存器是数字电路中的基本模块，许多复杂的时序逻辑电路由它们构成。寄存器用于在特定信号下存储一组二进制数据。一般将多个D触发器的时钟端连接起来，构成一个可以存储多位二进制代码的寄存器。8位寄存器的状态表如下。

　　8位寄存器设计：

module reg_8(oe, clk, D, Q);
    input oe, clk;
    input [7:0] D;
    output reg [7:0] Q;

    always @(posedge clk) begin
        if(oe)
            Q <= 8'bz;
        else
            Q <= D;
    end
endmodule

锁存器

　　锁存器是一种与寄存器类似的器件。与寄存器采用同步时钟信号控制不同，锁存器采用的是电位信号来进行控制。将多个D触发器的时钟端连接起来，采用一个电位信号来控制，就构成了一个锁存器。8位锁存器的状态表如下。

 

module reg_8(oe, g, D, Q);
    input oe, clk;
    input [7:0] D;
    output reg [7:0] Q;

    always @(*) begin
        if(oe)
            Q <= 8'bz;
        else
            if(g)
                Q <= D;
    end
endmodule

电平与脉冲

　　电平信号是一种电压信号，特点就是在输入不变，供电不变，电路其他参数稳定的情况下，某一段时间中，保持一个相对固定的值。比如数字电路中的高电平信号和低电平信号。

　　脉冲信号一般由振荡电路产生的，振荡电路通过自我激励的形式（正反馈），形成一个特殊波形，然后通过非门整形得到脉冲信号。与电平信号相比，脉冲信号在输入不变的情况下，仍然会发生周期性的变化，比如电平在高低之间不断反复，而且高电平和低电平维持的时间都相对固定。一般由低到高的跳变称为正向跳变，由高到低的跳变称为负向跳变。

　　电平触发：电平触发是在高或低电平保持的时间内触发。

　　脉冲触发：常用主从结构实现，即主、从触发器串联，触发信号反相。

　　边沿触发：由高到低或由低到高这一瞬间触发。

避免Latch(锁存器)

 　　关于这个问题，由于目前还在仿真阶段，并没有遇到过这种问题，博文资料也看不大懂，会在后续持续更新。锁存器产生的根本原因：当组合逻辑需要保持时，就会综合出锁存器。希望之后能理解。*************************