皮皮祥 - 博客园

时钟资源

摘要： Xilinx的7系列时钟输入有SRCC和MRCC。在手册上有描述，SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域。单看这个就有些困惑了，那难不成还连接不到全局时钟了。官方手册中有下面这个图，可以看出SRCC和MRCC都是可以连接到全局时钟的。这个图由于有点具体，不太好理解。看下面这阅读全文

posted @ 2021-08-03 14:40 皮皮祥阅读(283) 评论(0) 推荐(0)

建立时间和保持时间

摘要：图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1 。阅读全文

posted @ 2021-08-03 11:44 皮皮祥阅读(1444) 评论(0) 推荐(0)

FPGA工程师进阶必学：时序分析的基本步骤和整体设计思路

摘要：最近看了看了一篇《vivado使用误区与进阶》的文章，觉得写得挺不错了，看完后自己对时序分析又有了更深一层的理解，故记录下来。可能排版有些乱，有些图都是直接从文章中截取，但是不影响阅读。时序分析的基本步骤一个合理的时序约束，可以分为以下步骤：时序约束整体的思路与之前我说的方法基本一致。整体的思阅读全文

posted @ 2021-08-03 11:27 皮皮祥阅读(3017) 评论(2) 推荐(0)

signal和variable

摘要：定义：signal是指电子电路内部硬件连接的抽象，在综合过程中是硬件电路的线路，变量一般用于进程中局部数据存储单元范围：信号可定义在结构体，实体，程序包中，变量定义在 process ，function ，procedure 中是局部量，赋值：信号是在进程结束的时候赋值，所以你在进程中多次赋值只阅读全文

posted @ 2021-08-03 09:14 皮皮祥阅读(679) 评论(0) 推荐(0)

vhdl rising_edge(clk) (clk'event and clk='1')的区别

摘要： rising_edge 是非常严格的上升沿，必须从0到1 ， (clk'event and clk='1')可以从X到1 查看rising_edge原型 FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS BEGIN RETU 阅读全文

posted @ 2021-07-21 10:56 皮皮祥阅读(1001) 评论(0) 推荐(0)

DCLK／HS／VS／DE信号介绍

摘要：只要是数字信号处理电路，就必须有时钟信号。在液晶面板中，像素时钟是一个非常重要的时钟信号。像素时钟信号的频率与液晶面板的工作模式有关，液晶面板分辨率越高，像素时钟信号的频率也越高。在一行内，像素时钟的个数与液晶面板一行内所具有的像素数量相等。例如，对于1024×768的液晶面板，一行有1024个像素阅读全文

posted @ 2021-07-20 10:01 皮皮祥阅读(1244) 评论(0) 推荐(0)

VHDL中出现的五种if语句的使用

摘要：圈1：if 条件 then顺序语句；end if; —满足单一条件即可圈2： if 条件 thenif 条件 then顺序语句；end if；end if； —嵌套使用，下一个if是建立在上一个if正确的情况下，经常出现在clk句中圈3：if 条件 then顺序语句；elsif 条件 then顺序语阅读全文

posted @ 2021-07-19 13:08 皮皮祥阅读(2734) 评论(0) 推荐(0)

Xilinx 7系列SelectIO结构之SelectIO逻辑资源

摘要：引言：本文我们介绍SelectIO重要的IDELAY及IDELAYCTRL资源，它们主要用于调整I/O时序延迟，比如调整ADC采集时钟和ADC采集数据I/O之间的时序关系等等。具体内容包括： IDELAY资源概述、端口及使用 IDELAYCTRL资源概述、端口及使用 1.输入延迟资源（IDELAY）阅读全文

posted @ 2021-07-15 16:09 皮皮祥阅读(949) 评论(0) 推荐(0)

verilog中参数传递与参数定义中#的作用

摘要：一、module内部有效的定义用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。parameter msb=7; //定阅读全文

posted @ 2021-07-13 14:51 皮皮祥阅读(574) 评论(0) 推荐(0)

vivado 使用define 宏

摘要： `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程。宏定义定义和使用步骤如下： 1.正确添加头文件步骤如下 2.编辑预定义代码 3.设置头文件属性（此步骤做不做都可） 4.在文件中使用宏定义 (1)首先，在此文件中添加文件头：`include "axi_lite_ 阅读全文

posted @ 2021-07-13 13:13 皮皮祥阅读(1921) 评论(0) 推荐(0)

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