皮皮祥的博客

摘要： Xilinx 7系列FPGA专用时钟引脚标志 相信许多同学们都知道FPGA内部的全局时钟网络质量特别高，时钟偏移、到达不同寄存器的时钟延迟比较小。进入全局时钟网络有几种方法：1、经过专用时钟引脚引入的时钟2、PLL输出的时钟3、经过BUFG输出的时钟写的不全，但是以后会继续补充。 那么如何判断FPG 阅读全文

摘要： 本来写了一篇关于高速收发器的初步调试方案的介绍，给出一些遇到问题时初步的调试建议。但是发现其中涉及到很多概念。逐一解释会导致文章过于冗长。所以单独写一篇基本概念的介绍，基于Xilinx 7系列的GTX。 需要说明，文本只是初步介绍基本概念，会尽量使用通俗浅显的描述而避免使用专业词汇，也只会描述一些基 阅读全文

摘要： 可编程 输入/输出单元 简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对 输入/输出 信号的驱动与匹配要求。FPGA内的 I/O 按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。 阅读全文

摘要： 设计方法指南 PLL输出时钟和输入时钟之间的相位关系是未知的，但MMCM是可以选择对齐输入输出相位的。 同时PLL只有两个输出时钟，而MMCM有6个。 在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中 阅读全文

摘要： Xilinx的7系列时钟输入有SRCC和MRCC。在手册上有描述，SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域。单看这个就有些困惑了，那难不成还连接不到全局时钟了。官方手册中有下面这个图，可以看出SRCC和MRCC都是可以连接到全局时钟的。这个图由于有点具体，不太好理解。 看下面这 阅读全文

摘要： 图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 如图1 。 阅读全文

摘要： 最近看了看了一篇《vivado使用误区与进阶》的文章，觉得写得挺不错了，看完后自己对时序分析又有了更深一层的理解，故记录下来。可能排版有些乱，有些图都是直接从文章中截取，但是不影响阅读。 时序分析的基本步骤 一个合理的时序约束，可以分为以下步骤： 时序约束整体的思路与之前我说的方法基本一致。整体的思 阅读全文

摘要： 定义：signal是指电子电路内部硬件连接的抽象，在综合过程中是硬件电路的线路，变量一般用于进程中局部数据存储单元 范围：信号可定义在结构体，实体，程序包中，变量定义在 process ，function ，procedure 中是局部量， 赋值：信号是在进程结束的时候赋值，所以你在进程中多次赋值只 阅读全文