皮皮祥的博客

摘要： UVM 内建了许多关键的处理机制，帮助实现验证工程师需要的功能。a. Factory 机制Factory机制是产生通用代码的一种典型的软件设计思路。在功能验证中，引入的类经常需要变化。例如，在许多测试中我们可能需要给事务增加更多的约束或字段，或者想在整个环境中或仅仅一个单接口中使用新的派生类。UVM 阅读全文

摘要： 文章目录 一、sequence的执行流程 二、sequence的启动方式——start()/default_sequence 二、sequence生产数据——body( ) 2.1.宏`uvm_do( )的功能 2.2.sequence的嵌套启动 2.3.sequence接收响应rsp 三、conf 阅读全文

摘要： Verilog中的延时模型 一、专业术语定义 模块路径(module path): 穿过模块，连接模块输入(input端口或inout端口）到模块输出(output端口或inout端口）的路径。 路径延时(path delay)：与特定路径相关的延时 PLI：编程语言接口，提供 Verilog数据结 阅读全文

摘要： 转自：https://blog.csdn.net/sinat_38887014/article/details/80341106 三天前写了一个1101序列检测电路，但是仿真结果一直不对。当我从源文件上绞尽脑汁也不知道哪里错了，后来发现是modelsim在时钟上升沿时对状态的读取方式和我们数电老师讲 阅读全文