摘要：把vivado工程保存成.tcl文件，有两种方法，分别是： ① 使用tcl命令：在打开的vivado工程中，在tcl命令输入行，输入如下命令，write_project_tcl { d:/work/system.tcl}，即可把工程保存成.tcl文件。其中d:/work/是.tcl文件保存的路径，可 阅读全文

摘要：简介 EEPROM是指带电可擦可编程只读取存储器是一种掉电后数据不丢失的存储芯片。EEPROM可以在电脑上或专用设备上擦除已有信息，重新编程。本次实验使用ZYNQ的自带IIC库函数读写EEPROM，笔者也是最近由于某些原因才开始学习ZYNQ，并完成了基础部分的学习开始通信协议的库函数部分。 ZYNQ 阅读全文

摘要：本文主要讲述zynq的iic使用。此IIC只能作为主站，作为从站的不适合本文。 Iic的接口在ps端。（iic的接口在pl端的情况下，不适合本文） 使用软件版本：vivado2018.3 pl端设置： 转载：xilinx平台中zynq的PS端iic使用_hhh_fpga的博客-CSDN博客_zynq 阅读全文

摘要：首先必须明白 cpu和内存的区别 cpu 中央处理器 内存是物理数据存放的地方 cpu不直接存放数据而是通过内存来存放数据 cpu和内存之间通过20条地址总线相连接，地址总线就是cpu通过地址找到对应的内存的物理数据的传递工具 计算机只能处理0，1 二进制数据 每一条线可以处理 0，1 两种类型数据 阅读全文

摘要：ifdef和if的区别 ifdef 1）#ifdef只是判断后面的标识符有没有定义，而不在乎标识符的值，标识符是0是1对它来说都没有区别，只要预先定义了，执行#ifdef后的代码； 2）#ifdef是和#else搭配使用的，没有#elif搭配之说； 3）#ifdef必须要有#endif配合使用； # 阅读全文

摘要：我们知道一般的函数调用都会通过call的方式来调用，hacker很容易对一个函数做手脚，如果是以inline的方式编译的，会把该函数的code拷贝到每次调用该函数的地方;而static会让生成的二进制文件中没有清晰的符号表，让逆向的人很难弄清楚逻辑 static int isValidate(int 阅读全文

摘要：一、常见说法 volatile 关键字和const对应，一样是一种类型修饰符，用它修饰的变量表示可以被某些编译器未知的因素更改，比如操作系统、硬件或者其它线程等。遇到这个关键字声明的变量，编译器对访问该变量的代码就不再进行优化，从而可以提供对特殊地址的稳定访问。当要求使用 volatile 声明的变 阅读全文

摘要：这个外设的功能已经在zynq sdk裸机下验证通过，如果这个外设没有用到中断，我们可以通过linux下映射寄存器的方法，将这个裸机下的程序直接移植到linux下使用，这样就可以省去硬件开发驱动的工作。 一，linux内存映射 二，原理图 三，linux应用层代码解析 1，pl_gpio.h #ifn 阅读全文

摘要：Xilinx FPGA的IIC程序中的XIicPs_MasterSendPolled和XIicPs_MasterRecvPolled函数的使用，8位寄存器地址写入24位数据 硬件平台：黑金AX7010开发板vivado版本：Vivado 2017.4SDK平台：SDK 2017.4目的：利用FPGA 阅读全文

摘要：转自：https://blog.csdn.net/vacajk/article/details/78975590 为了更快速的开发我需要的带缓存的hdmi收发通路，将上一节的demo进行修改来实现。当然，可以从头开始自己进行配置，我就这么做了，但是因为fpga配置的不同，还要修改更多的驱动代码，相当 阅读全文

摘要：AXI bridge 可以转接PCIe总线提供AXI4嵌入式系统和PCIe系统。 ; 它包括内存从AXI4映射到AXI4-Stream桥和AXI4-Stream的PCIe集成块. 从桥作为一个从设备连接AXI4 Interconnect(IP)处理一些AXI4的读或者写请求操作。主桥作为主设备连接A 阅读全文

摘要：1）实验平台：正点原子领航者ZYNQ开发板2）平台购买地址：https://item.taobao.com/item.htm?&id=6061601087613）全套实验源码+手册+视频下载地址：http://www.openedv.com/docs/boards/fpga/zdyz_linhanz 阅读全文

摘要：开发板：Zynq7030数据采集板PC平台：Ubuntu-18.04 + MobaXterm开发环境：Xilinx Vivado + SDK -18.3学习目标：PS通过 EMIO、AXI_GPIO 口来控制PL端LED 一、MIO、EMIO、AXI_GPIO GPIO是最常见的一种IO外设。在Zy 阅读全文

摘要：文章目录 1. 前言 2. MIO介绍 3. Vivado工程编写 4. Vitis工程编写 5. 实验小结 A. 附录 B. 工程源码下载 1. 前言 本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vi 阅读全文

摘要：动态局部重构Dynamic Partial Reconfiguration(DPR)，顾名思义，局部重构是当下载了全部的bit 配置以后，可以通过下载局部分区bit 文件来动态修改对应分区的逻辑功能，同时其余分区的逻辑功能持续运行而不中断。 典型应用 局部重构优化了传统的FPGA 应用，通过这项技术 阅读全文

摘要：1 FSBL介绍 1.1 fsbl涉及的启动流程 zynq内部的BootROM存储有一段在CPU复位后固定执行的代码。称为stage-0启动代码。 这段代码用来配置一个ARM CPU和一些必要外设，从而能从一个启动设备中获取FSBL（first stage boot loader）执行。BootRO 阅读全文

摘要：ZYNQ 、AXI协议、PS与PL内部通信 三种AXI总线分别为： AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输； AXI4-Lite：（For s 阅读全文

摘要：FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇 本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。 连载《叁芯智能fpga设计与研发-第4天》 【xilinx ZYNQ7000系列 PS 阅读全文

摘要：一、ZYNQ整体框图 二、细节图 三、PL与PS交互接口 1、接口介绍 在 ZYNQ 芯片内部用硬件实现了 AXI 总线协议，包括 12 个物理接口，分别为 S_AXI_HP{0:3}_FPD > (PL为master,PS为slave)，S_AXI_LPD > (PL为master,PS为slav 阅读全文

摘要：最近一个项目开始使用Xilinx的ZU+系列MPSoC，于是对其官网上的相关文档进行了学习梳理，包括电源、时钟、复位、配置和外围接口等。 本篇就电源部分进行梳理，其他部分会在后续的文章进行梳理，如有不妥之处，敬请留言指正为谢！ 1、电源概述 引用UG1085中的一张图可以看出ZU+的电源还是相当复杂 阅读全文