摘要：数字IC秋招面试专题（二）verilog的signed和unsigned 前言 一、右值按signed还是unsigned 二、signed的自动扩位 三、系统函数$signed 和 $unsigned 总结 前言 如果用verilog做一些数据处理的话，一定会经常用到signed和unsigned 阅读全文

摘要：一直以来，关于在overflow和underflow这方面，自己都没有怎么去关注。最近看了CSAPP，然后又在这方面吃了几次亏，比如使用C++中的vector，vector.size() 返回的就是unsigned。所以，在使用这方面时，要比较注意。总结如下：对于unsigned和signed进行比 阅读全文

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摘要：一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 Matlab2016a 仿真工具：Vivado自带仿真器 二、引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理。而在实际项目中，一种比 阅读全文

摘要：4位带符号数X， =1000 的真值是-8 为什么呢？解答如下： 4位带符号数的前提下，-7的补码是1001，-6的补码是1010，-5的补码是1011……0的补码是0000，+1的补码是0001 ，+2的补码是0010……+7的补码是0111 可见 0000~1111这16个补码中只有1000不能 阅读全文

摘要：Chapter 4.5.2 Rules for expression typesFor non-self-determined operands the following rules apply:if any operand is real, the result is real;if any o 阅读全文

摘要：Verilog 的减法之前一直认为用补码会方便一些，如果直接相减的结果是啥样呢？ 写了一个简单的减法 module subtract(a,b,d); input [3:0]a,b;//a为被减数，b为减数 output [3:0]d;//输出d assign d=a-b; endmodule 直接减 阅读全文