摘要： 阅读全文

摘要：结构说明语句 Verilog语言中的任何过程模块都从属于以下四种结构的说明语句。 1) initial说明语句 2) always说明语句 3) task说明语句 4) function说明语句 initial和always说明语句在仿真的一开始即开始执行。initial语句只执行一次。相反，alw 阅读全文

摘要：Verilog运算符按功能可以分为九类。 1. 基本算数运算符 运算符 中文名 举例 举例结果 说明 + 加法运算符或正值运算符 12+3 15 同普通加法 - 减法运算符或负值运算符 12-3 9 同普通减法 * 乘法运算符 12*3 36 同普通乘法 / 除法运算符 12.5/3 4 结果为4， 阅读全文

摘要：函数的定义函数 定义不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下： function [range] function_id; input_declaration other_declarations procedural_statement endfunct 阅读全文

摘要：function的用法 function的标准写法如下： function <返回值的类型或是范围> （函数名）； <端口说明语句> //input xxx <变量类型说明语句> //reg xxx begin <语句> ............ 函数名=zzz; //函数名就相当于输出变量 end 阅读全文

摘要：task和function说明语句分别用来定义任务和函数。 利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。 输入、输出和总线信号的值可以传入、传出任务和函数。任务和函数往往还是大的程序模块中在不同地点多次用到的相同的程序段。 学会使用task和function语句可 阅读全文

摘要：如何中止任务或代码块的执行？ Verilog disable语句能够中止任务或代码块。 通常在以下场景中会使用disable语句： 1、在循环中执行“break”命令，跳过循环迭代，并退出循环 2、在任务完成之前终止任务 disable语句与语句块名称一起使用。 例如： initial begin 阅读全文

摘要：除了输入输出端口，FPGA中还有另一种端口叫做inout端口。如果需要进行全双工通信，是需要两条信道的，也就是说需要使用两个FPGA管脚和外部器件连接。但是，有时候半双工通信就能满足我们的要求，理论上来说只需要一条信道就足够了，而FPGA上实现这一功能的管脚就是inout端口。管脚相连时，input 阅读全文

摘要：这句话通常使用在验证之中，也就是常说的systemverilog(SV)，写在testbench，不可综合。如果在功能代码中这样写进程，或者显示的写延时语句是没有用的，只能用于功能查看，无法综合这些指定的内容。但是功能代码中常常使用阻塞与非阻塞进行流水线设计，以及多个模块的并行。像testbench 阅读全文

摘要：目录 1.task 2.repeat 3.testbench使用举例 1.task 语法格式： task my_task; input a, b; inout c; output d, e; begin . . . // statements that perform the work of the 阅读全文

摘要：一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 Matlab2016a 仿真工具：Vivado自带仿真器 二、引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理。而在实际项目中，一种比 阅读全文