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使用BCD计数器设计时钟
摘要：`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Engineer: connor jiao // Create Date: 21:42 阅读全文
posted @ 2020-08-12 19:18 Connor_Jiao 阅读(407) 评论(0) 推荐(0)
verilog中assign和always@(*)两者描述组合逻辑时的差别
摘要：https://blog.csdn.net/Lily_9/article/details/83993254 阅读全文
posted @ 2020-08-07 15:25 Connor_Jiao 阅读(779) 评论(0) 推荐(0)
门控时钟
摘要：转载https://zhuanlan.zhihu.com/p/139363948 阅读全文
posted @ 2020-08-07 10:55 Connor_Jiao 阅读(120) 评论(0) 推荐(0)
小数分频
摘要：假设4.5分频，则需要在九个时钟周期产生两个对称时钟脉冲。 分析可知只需要在第五个时钟周期下降沿采样即可。 实现的重点： 1. 9位的移位寄存器 reg [9:1]cnt; cnt初始化为0000_0000_1,每个时钟周期循环左移一位cnt<={cnt[8:1],cnt[9]}； 2. 产生第一个 阅读全文
posted @ 2020-08-06 17:03 Connor_Jiao 阅读(399) 评论(0) 推荐(0)
呼吸灯
摘要： 阅读全文
posted @ 2020-08-04 21:36 Connor_Jiao 阅读(87) 评论(0) 推荐(0)
OD门讲解
摘要：转载https://blog.csdn.net/dongdongnihao_/article/details/80966323 阅读全文
posted @ 2020-08-04 16:20 Connor_Jiao 阅读(703) 评论(0) 推荐(0)
资深硬件工程师也未必知道：0.1uF容量的旁路电容原来是这么来的
摘要：转载： https://baijiahao.baidu.com/s?id=1598439724065589131&wfr=spider&for=pc 阅读全文
posted @ 2020-08-04 16:03 Connor_Jiao 阅读(195) 评论(0) 推荐(0)
C2verilog_leixin
摘要：module loop( input clk, input rst_n, input [7:0]check_sum, output [7:0]check_sum_o ); integer i; reg [7:0]ccc; always@(posedge clk or negedge rst_n) i 阅读全文
posted @ 2020-04-28 17:36 Connor_Jiao 阅读(127) 评论(0) 推荐(0)