摘要：最近闲来无事，整点东西，以飨各位。 ------------Adamite QQ：57516015 Email：adamite@126.com 阅读全文

摘要：$dumpfile和$dumpvar是verilog语言中的两个系统任务，可以调用这两个系统任务来创建和将指定信息导入VCD文件。 什么是VCD文件?VCD文件是在对设计进行的仿真过程中，记录各种信号取值变化情况的信息记录文件。EDA工具通过读取 VCD格式的文件，显示图形化的仿真波形，所以，可以把VCD文件简单地视为波形记录文件.)下面分别描述它们的用法并 举例说明之。。。。。 阅读全文

摘要：本文简要说明了Modelsim中调用Debussy的一点设置。。。 阅读全文

摘要：本文介绍了使用Modelsim来Simulate Altera ip core。。。。。。。。。。。。。。 阅读全文

摘要：本文介绍了Modelsim SE仿真ISE下定制的ROM。。。。。。。。。。 阅读全文

摘要：本文转自“璐珈山之鹰”的qzone，简明介绍了inout端口在VerilogHDL中的仿真。。。。。。。 阅读全文

摘要：FPGA仿真，主要有FPGA厂家软件仿真和第三方EDATool仿真两种方式。。。。。。。。。 阅读全文

摘要：如何编写testbench的总结（非常实用的总结） 。。。。。。。。。。。。。。 阅读全文

摘要：Modelsim破解安装成功，并且使用过一段时间都很正常，后来有一天忽然不能用了，出现“The system date appears to have been set back.Cannot continue”这样的问题，可以这样解决。。。。。。。。 阅读全文