2020年7月12日

case/casez/casex在simulation/synthesis中的区别

摘要： 转载： https://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html 阅读全文

posted @ 2020-07-12 21:34 阿长长 阅读(192) 评论(0) 推荐(0)

阻塞赋值和非阻塞赋值

摘要： 为尽量避免在综合布局布线后的仿真中出现冒险竞争现象，在编写Verilog代码时必须牢记以下8个原则： 1，时序电路建模时，用非阻塞赋值。 2，锁存器电路建模时，用非阻塞赋值。 3，用always块建立组合逻辑模型时，用阻塞赋值。 4，在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。 阅读全文

posted @ 2020-07-12 15:36 阿长长 阅读(461) 评论(0) 推荐(0)

组合逻辑和时序逻辑

摘要： 转载： 1，https://www.cnblogs.com/wanghuaijun/p/9574737.html 2，https://blog.csdn.net/u012923751/article/details/79404459 3，https://blog.csdn.net/changhaiz 阅读全文

posted @ 2020-07-12 11:08 阿长长 阅读(206) 评论(0) 推荐(0)

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