2020年4月30日

Verilog数值大小比较

摘要： Verilog在进行数值比较时，一旦有负数存在，就一定要注意定义为signed型变量。 补充：在进行减法运算时，也要注意定义为signed型变量。 阅读全文

posted @ 2020-04-30 17:27 阿长长 阅读(6750) 评论(0) 推荐(0)

Verilog实现Matlab的fliplr函数

摘要： 1 genvar i; 2 generate 3 for ( i=0; i<24; i=i+1) 4 begin: fliplr 5 assign reg_head_24bit[i] = reg_head_ckwn[23-i]; 6 end 7 endgenerate 阅读全文

posted @ 2020-04-30 15:59 阿长长 阅读(352) 评论(0) 推荐(0)

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