04 2020 档案

Verilog数值大小比较
摘要:Verilog在进行数值比较时,一旦有负数存在,就一定要注意定义为signed型变量。 补充:在进行减法运算时,也要注意定义为signed型变量。 阅读全文

posted @ 2020-04-30 17:27 阿长长 阅读(6759) 评论(0) 推荐(0)

Verilog实现Matlab的fliplr函数
摘要:1 genvar i; 2 generate 3 for ( i=0; i<24; i=i+1) 4 begin: fliplr 5 assign reg_head_24bit[i] = reg_head_ckwn[23-i]; 6 end 7 endgenerate 阅读全文

posted @ 2020-04-30 15:59 阿长长 阅读(354) 评论(0) 推荐(0)

基本不等式
摘要:基本不等式是主要应用于求某些函数的最值及证明的不等式。其表述为:两个正实数的算术平均数大于或等于它们的几何平均数。 即:(a + b)/2 ≥ √ab,又可表示为:a^2 + b^2 ≥ 2ab。 注意:做信号处理时,发现复数不成立。 阅读全文

posted @ 2020-04-25 16:49 阿长长 阅读(628) 评论(0) 推荐(0)

如何读取ila数据
摘要:转载:https://blog.csdn.net/cuterabbitbaby/article/details/79045393 阅读全文

posted @ 2020-04-24 23:43 阿长长 阅读(361) 评论(0) 推荐(0)

Xilinx FPGA时钟IP核注意事项
摘要:问题:Xilinx FPGA时钟IP核的最低频率为4.687MHz,那要如何实现一个256KHz的时钟呢? 方法:可实例化一个4.96MHz的时钟,然后16倍分频即可。 注意:4.96MHz采用16倍分频,与40.96MHz采用160倍分频,效果上虽然一样,但是,其他各类IP核的时延却不一样,需要注 阅读全文

posted @ 2020-04-23 19:50 阿长长 阅读(862) 评论(0) 推荐(0)

FPGA Turbo译码器注意事项
摘要:几条注意事项: 1,若编码规则相同,则Matlab的编码器和硬件应完全对上,因为是单纯的0与1的逻辑运算,两者无差别。 2,译码使用的是软信息,而matlab内部的运行规则是浮点的,而硬件是纯定点的,所以在超出译码能力的情况下,软硬件的译码输出结果可能是不一样的。 3,做通信系统时不能局限于某一模块 阅读全文

posted @ 2020-04-17 11:28 阿长长 阅读(611) 评论(0) 推荐(0)

EbN0转SNR
摘要:EbNo转SNR时,对于发端来说, 需要注意减去的几个操作有: 编码 ,有效子载波比 ,上采,扩频等等。 而需要加的操作有: 调制。 区分:码变多的操作要减去,变少的操作要加上,加减log10(n)dB,n为扩大或减小的倍数。 阅读全文

posted @ 2020-04-15 23:45 阿长长 阅读(784) 评论(0) 推荐(0)

Vivado清理和压缩工程的方法
摘要:Tcl Console中输入:reset_project 转载:https://blog.csdn.net/wordwarwordwar/article/details/104265421 阅读全文

posted @ 2020-04-12 22:38 阿长长 阅读(1797) 评论(0) 推荐(0)

扩频增益
摘要:4bit控制信息扩频至256bit,可采取两种扩频方式: 1,DSSS,如1扩64,可获得10log10(64)dB的扩频增益; 2,MDSSS,如4扩256,除了10log10(64)dB的扩频增益,还可获得一定的编码增益(仿真显示EbN0越大,增益越大——“喇叭口”) 阅读全文

posted @ 2020-04-02 16:07 阿长长 阅读(2265) 评论(0) 推荐(0)

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