触发器总结

触发器的概念

  • 触发器：具有记忆功能的逻辑单元，由时钟信号触发引起输出状态改变，并该状态在下一次被触发之前始终不会改变。
  • 锁存器：输出状态不是由时钟信号触发， 或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。有时也混称为触发器

RS触发器

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真值表

由于触发器含有反馈，所以在任何时刻\(t\)以后的输出不仅与\(t\)时刻的输入有关，还与\(t\)时刻的输出有关，将\(t\)时刻的输入称为即时输入，输出状态为即时状态(现态)\(Q_n\)，t时刻以后的输出为次态\(Q_{n+1}\)

\(S\) \(R\) \(Q_{n+1}\)
0 0 \(Q_n\)
0 1 0
1 0 1
1 1 不确定
  • S为置位输入：使得输出端输出逻辑1（SR=10）
  • R为复位输入：使得输出端输出逻辑0（SR=01）
  • SR=11的输入是不允许的，因为次态不稳定。

状态表

该表反映了次态与即时状态与即时输入的关系，称为状态表
QcHGy4K6jhlMEUn.png
显然该表是\(Q_{n+1}\)的卡诺图，将此卡诺图化简可得

\[Q_{n+1} = S+\overline RQ_n \]

此式子为RS触发器的状态方程，它以逻辑表达式的形式反映了次态与现态，即时输入的关系。

激励表

yoldIncX3mMHhPT.png
激励表用于在已知状态变化的情况下找出实现该状态变化的输入条件

带同步时钟的RS触发器

  • 带同步时钟输入的触发器一般称为同步触发器；无同步信号的触发器称为异步触发器

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时序波形图

CVqQPhAfTipeuJl.png

当CP=0时，所有输入被封锁，触发器的输出状态保持不变。
当CP=1时，输出取决于输入SR。

JK触发器

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真值表

\(J\) \(K\) \(Q_{n+1}\)
0 0 \(Q_n\)
0 1 0
1 0 1
1 1 \(\overline Q_n\)

JK触发器与RS触发器相比多了一项功能，当JK=11时，实现状态翻转，将次态变为现态的非

状态表

B5qRls3LGarKt9S.png

状态方程

\[Q_{n+1}=J\overline Q_n + \overline K Q_n \]

激励表

YjzoETUyLrbFp31.png

D触发器

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真值表

\(D\) \(Q_{n+1}\)
0 0
1 1

状态表

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状态方程

\[Q_{n+1} = D \]

激励表

dl9rTXLvFEMgYwK.png

T触发器

T触发器是一个翻转触发器，T=1时，每个触发脉冲作用后触发器的状态翻转；T=0则保持不变

真值表

\(T\) \(Q_{n+1}\)
0 \(Q_{n}\)
1 \(\overline Q_n\)

状态表

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状态方程

\[Q_{n+1}=T\overline Q_n +\overline TQ_n \]

激励表

AL3UB9WmSjdn5y8.png

触发器的转换

四种触发器可以相互转换，一般情况下，触发器的转换需要增加组合电路。

  • 两种转换方法
    • 比较法：比较两个触发器的状态方程，找出转换关系
    • 卡诺图法：将转换前的触发器的激励用转换后的输入以及输出表示，并利用卡诺图化简

比较法例子

将JK 触发器转换成D 触发器

\[Q_{n+1} = J\bar Q_n +\bar K Q_n \]

\[Q_{n+1}=D=D\bar Q_n+DQ_n \]

比较可得

\[J=D,K=\bar D \]

将JK 触发器转换成T 触发器

\[Q_{n+1} = J\bar Q_n +\bar K Q_n \]

\[Q_{n+1}=T\bar Q_n+\bar TQ_n \]

比较可得

\[J=T,K=T \]

将JK 触发器转换为RS 触发器

\[Q_{n+1} = J\bar Q_n +\bar K Q_n \]

\[Q_{n+1}=S+\bar R Q_n=S\bar Q_n + (S+\bar R)\bar Q_n \]

比较可得

\[J=S,K=\bar SR \]

将RS 触发器转换为JK 触发器

\[Q_{n+1} =S+\bar RQ_n \]

\[Q_{n+1} = J\bar Q_n+\bar K Q_n \]

\[S=J\bar Q_n,R=K \]

卡诺图法例子

将RS 触发器转换为JK 触发器

转换过程就是求$$S = f(J,K,Q_n),R=f(J,K,Q_n)$$
JK 触发器的次态卡诺图表示了在JK 的各种输入情况下的次态.
RS 触发器的激励表表示了初、次态转换情况下RS 输入的值。
所以，将RS 触发器的激励表代入JK 触发器的次态卡诺图，可以得到从RS触发器转换到JK 触发器的转换关系。

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锁存器

锁存器（Latch）：输出状态不是由时钟信号触发， 或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。
触发器：由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会改变

D锁存器

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\[Q_{n+1} = S + \bar RQ_n \]

\[Q_{n+1}=D=D\bar Q_n +D Q_n \]

\[S=D\bar Q_n,R =\bar D \]

由于

\[\bar S \bar Q_n =(\bar D+Q_n)\bar Q_n = \bar D\bar Q_n \]

\[S=D \]

所以

\[Q_{n+1} = D+DQ_n = D \]

动作特点

  • CP= 1，输出Q 的状态随着输入D 的改变而改变
  • CP= 0，输出Q 的状态被锁存

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JK锁存器(并不存在)

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当JK= 11时，在CP=1 期间，JK 锁存器将不断空翻，不能确定输出状态

若每个门电路延迟为\(t_{pd}\)
能够保证触发器正常翻转的时钟脉冲的宽度应该不小于\(3t_{pd}\)。 但是，为了避免再次翻转，CP脉冲的宽度又不能大于\(3t_{pd}\)。这个条件实际上是无法实现的，所以实际电路中只有RS 锁存器 和D 锁存器，并不存在JK 锁存器。

主从触发器

主从型RS触发器

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将两个同步RS触发器串联可以得到主从型RS触发器，第一个触发器为主触发器，第二个触发器为从触发器。主触发器和从触发器使用公共的时钟工作，从触发器的时钟是主触发器的反相。

  • CP=1：主触发器采样，从触发器保持，整个触发器的输出Q保持
  • CP=0：主触发器保持，从触发器采样

动作特点

在整个CP脉冲期间，输出只变化一次，发生在CP 脉冲的下降沿时刻。解决了CP=1期间输出随输入变化的问题。

不足之处

  • CP=1期间，输入的变化会引起主触发器输出的变化，最终影响整个触发器的输出；
  • RS 不能同时为1.

主从型JK触发器

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动作特点

  • 在CP=1 期间主触发器采样，从触发器输出保持不变；
  • 在CP=0 期间主触发器保持，从触发器采样输出。
  • 在整个CP脉冲期间，输出只变化一次，发生在CP脉冲的下降沿时刻。
  • 由于采样过程发生在整个CP=1 期间，所以要求在此期间输入保持稳定。否则将产生错误输出

边沿触发器

在时钟脉冲的某个边沿采样，而与时钟稳定期间 （高电平和低电平）的输入变化无关。克服主从触发器的固有缺陷。

3种结构：

  • 维持-阻塞型结构
  • 门电路延时型结构
  • 主从型结构的边沿触发器

维持-阻塞结构的RS触发器

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变化特点

CP=0： G3和G4输出都为1，触发器输出保持。

若在CP脉冲上升沿前后一个很短的时间（上升沿）

  • SR=10：G3输出0，通过维持线保持G3为0(不受S变 化影响），通过阻塞线封锁G4，G4输出1，Q=1。 在CP=1期间，保持Q=1.
  • SR=01：G4输出0，通过维持线保持G4为0，通过阻 塞线封锁G3，G3输出1，Q=0。 在CP=1期间，保持Q=0
  • SR= 00：G3和G4输出都为1，触发器输出保持。 但在CP= 1期间触发器的输出状态可能随输入改变
  • SR= 11，G3和G4输出都为0，但由于互相阻塞， 只能有一个为0，则触发器的输出状态不确定。

若在CP脉冲上升沿前后一个很短的时间， SR=10 或SR=01，触发器的输出状态按照这个激励输入而改变，并在整个CP脉冲周期内得到保持，不会因为激励输入的改变而改变。

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维持-阻塞结构的D触发器

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CP=0： G3和G4输出都为1，触发器输出保持。
若在CP脉冲上升沿前后一个很短的时间（上升沿）

  • D=1：G3输出0，通过维持线保持G3为0(不受D变化影 响），通过阻塞线封锁G4，G4输出1，Q=1。在CP=1 期间，保持Q=1.
  • D=0：G4输出0，G3输出1，通过维持线保持G4为0， Q=0。在CP=1期间，保持Q=0

通过将RS触发器转换为D触发器，可以保证S和R永远互补，从而避免了RS触发器的输出不确定现象。
输出状态取决于CP信号上升沿前后瞬间的激励输入D的状态。

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维持-阻塞结构的JK触发器

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边沿触发器的动态特性

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计数器

计数是数字电路的一个基本功能。计数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。

  • 同步计数器 所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生
  • 异步计数器 计数器中的每个触发器的时钟部分或全部不同。

二进制异步加法计数器

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在CP的作用下第一个T触发器输出状态不断翻转，它的输出的非是第二个触发器的时钟，第二个触发器也不断翻转，而周期比第一个触发器长了一倍，依此类推，每个触发器翻转周期都比前一个长一倍，前级输出的下降沿引起后继触发器的翻转。

二进制异步减法计数器

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寄存器

  • 由一组触发器构成，主要功能是存储数据
  • 要存储n 位二进制数，需要n 个触发器
  • 根据输入或输出的模式，可分为并行方式和串行方式
  • 并行方式：n位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作，但是需要n根输入和输出数据线
  • 串行方式：n 位二进制数以每次一位、分成n次存入或读出。只需要1根输入和输出数据线，但要使用n个时钟脉冲完成输入或输出操作
  • 将两种模式加以交叉，可以得到四种不同模式的寄存器。

左移与右移

  • MSB（Most Significant Bit）：一个数据的最高位
  • LSB（Least Significant Bit）：一个数据的最低位
  • 左移：首先移入或移出移位寄存器的是MSB
  • 右移：首先移入或移出移位寄存器的是LSB

并行输入输出寄存器

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串行输入输出寄存器（移位寄存器）

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累加器

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用寄存器构成延迟单元

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设计输入流检测电路的基本思路

  • 移位寄存器具有记忆前n个输入的功能
    fAiMxqPBzwO1Jds.png
  • 写出真值表
  • 对记忆序列译码得到输出
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posted @ 2025-11-21 22:14  NightRainLone  阅读(85)  评论(0)    收藏  举报