我的随笔

关于Xilinx FPGA/ZYNQ的引脚定义

ygpygp1234 2020-05-21 09:47 阅读:8082 评论:0 推荐:0

ZYNQ的以太网控制器API和程序和说明文档

ygpygp1234 2020-05-21 09:26 阅读:1192 评论:0 推荐:0

Xilinx SDK更改Debug-Relaunch的prompt选项

ygpygp1234 2020-05-18 14:22 阅读:811 评论:0 推荐:0

Altium Designer 10中的过滤筛选（Filter）和查找（Query）功能

ygpygp1234 2020-04-30 11:48 阅读:8630 评论:0 推荐:2

将文本、文档从当前行选中直到末尾（或开头）

ygpygp1234 2020-04-22 09:47 阅读:9938 评论:0 推荐:2

Verilog Generate可以实现批量的信号定义与赋值、模块例化

ygpygp1234 2020-04-21 18:08 阅读:7395 评论:2 推荐:0

Verilog Module Parameter可以让例化模块接收参数

ygpygp1234 2020-04-17 11:28 阅读:1439 评论:0 推荐:0

小m序列产生—简单易用的伪随机序列

ygpygp1234 2020-04-16 11:44 阅读:5164 评论:0 推荐:1

Quartus15.1复制一个现有IP

ygpygp1234 2020-04-08 09:48 阅读:851 评论:0 推荐:0

MATLAB捕捉signalTap数据

ygpygp1234 2020-04-03 13:36 阅读:947 评论:0 推荐:0