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摘要： 一、概念 1、浮点数：小数点位置是漂浮不定的。 例如：浮点数运算 1.1 * 1.1 = 1.21，小数点位置发生了变化。 IEEE 754 规定，浮点数的表示方法为： 最高的 1 位是符号位 s，接着的 8 位是指数E，剩下的 23 位为有效数字 M。 2、定点数：小数点的位置是确定的。 例如：定 阅读全文

摘要： port和pin常见于dc约束中 注意： 顶层模块端口称为port, 内部模块端口称为pin,当你的IP 放入另一个模块内部的时候， 对应的port就成了内部的pin了 阅读全文

摘要： 1.慢速时钟域同步到快速时钟域 输入：singal_in，来自10MHz慢速时钟域的单比特信号 输出：singal_out，输出100MHz快速时钟域的单比特信号 10MHz = 100ns 100MHz = 10ns 因为慢速时钟域的最短信号长度为1个时钟时钟周期即：100ns，大于快速时钟域的时 阅读全文

摘要： 在设计文件中，如何确定信号是什么类型的？ 在本模块中，用always设计的信号用reg型；在测试文件中，initial内部赋值的，用reg型；其他如例化信号、assign赋值的信号，都是用wire型。 注意，定义成reg型还是wire型，是没有物理意义，不要去强行解释为什么。 另外，对于没有定义的信 阅读全文

摘要： Verilog中“=”和“<=”的区别 一般情况下使用<=，组合逻辑使用=赋值，时序逻辑使用<=赋值： 举个例子：初始化m=1，n=2，p=3；分别执行以下语句 1、begin m=n；n=p；p=m； end 2、begin m<=n; n<=p; p<=m; end 结果分别是：1、m=2,n= 阅读全文