摘要: 因为A7系列的资源问题,使用BUFR容易出现以下错误,请换成BUFG。 我发现我的开发板做了等长,不用Idelay也能正常采样,所以不需要做。 module rgmii_dphy ( input wire sys_rst_n , //eth input wire i_eth_rxc ,//eth r 阅读全文
posted @ 2024-03-29 22:11 NoNounknow 阅读(237) 评论(0) 推荐(0)
摘要: 参考: UG472 UG953 UG768 关于赛灵思FPGA中MMCME2_ADV与PLLE2_ADV的时钟原语学习与整理 - 知乎 (zhihu.com) BUFG Primitive: Global Clock Simple Buffer 介绍: 该设计元素是一个高扇出缓冲器,它将信号连接到全 阅读全文
posted @ 2024-03-29 15:01 NoNounknow 阅读(1123) 评论(0) 推荐(0)