随笔分类 -  手册和笔记

摘要:本来想做一个这样的项目,但是简单地使用这个方法传递数据实在是没意义; 我希望最后以万兆网来实现这点; 目前事实上只是按照UG476的要求给IP核数据和取数即可,并不困难; 阅读全文
posted @ 2024-07-29 22:01 NoNounknow 阅读(91) 评论(0) 推荐(0)
摘要:TX: 总结:不难,只需要注意小端发送即可; 我选取的实现思路是使用VAILD信号计数,延迟几个周期之后启动发送计数器,发送计算器在其计数数值来到VAILD信号计数器的最大值-1后结束; 思路很简单,事实上这就是一个很常见的组帧模块,和其他的没有什么本质的差别; always @(posedge i 阅读全文
posted @ 2024-07-29 21:23 NoNounknow 阅读(200) 评论(0) 推荐(0)
摘要:FPGA中相同BANK的电压需要一致,以实现高效的性能。 本章是对GT基础(一)的补充。 大量搬运:公众号-数字站: https://mp.weixin.qq.com/s/Z8ti7DIMdWEh8ogM0SQU4g https://mp.weixin.qq.com/s/0YoA9jhBOheZFw 阅读全文
posted @ 2024-07-18 22:32 NoNounknow 阅读(3414) 评论(3) 推荐(0)
摘要:第一步:根据需要配置的参数数量配置一个AXI-LITE IP 包括:输出端口,内部控制信号等。 第二步:在配置过程中为IP设置存储的位置 第三步:在PS中约定把数据写入该地址的方法: 例如:https://www.cnblogs.com/VerweileDoch/p/18080046 第四步:输出参 阅读全文
posted @ 2024-05-04 20:40 NoNounknow 阅读(123) 评论(0) 推荐(0)
摘要:1.以太网存在crc校验和其他的校验,直到这一帧完全传递完才知道是否需要这些数据; 2.ddr3每次处理的数据是固定的(安全起见,防止4k边界问题,暂不设置可变burst length),所以只需要: 写入:通过fifo的计数设置满足burst长度时读出fifo写入ddr3,然后根据突发的周期标志修 阅读全文
posted @ 2024-04-01 13:22 NoNounknow 阅读(60) 评论(0) 推荐(0)
摘要:出自:Xilinx FPGA数字信号处理权威指南. (KEEP=“TRUE ”) (DONT_TOUCH=“TRUE ”):防止信号在综合,以及布局布线的时候被优化掉。 (* KEEP_HIERARCHY="YES"*)。 阅读全文
posted @ 2024-03-23 12:14 NoNounknow 阅读(101) 评论(0) 推荐(0)
摘要:参考: 深入 AXI4 总线(三)传输事务结构 - 知乎 (zhihu.com) AXI协议中的4K边界问题_axi 4k边界-CSDN博客 AHB协议-HREADY信号和1KB边界 - 知乎 (zhihu.com) 4k/1k边界问题 - hematologist - 博客园 (cnblogs.c 阅读全文
posted @ 2024-03-18 20:31 NoNounknow 阅读(26) 评论(0) 推荐(0)
摘要:之前笔记: Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客 使用Axi Lite接口访问寄存器列表作为缓冲区_两个参数共用axi lite中一个寄存器-CSDN博客 PS与PL互联与SCU以及PG082_pl能不能用ps-gtr-CSDN博客 ZYNQ上互联的AXI主要 阅读全文
posted @ 2024-03-18 12:22 NoNounknow 阅读(666) 评论(0) 推荐(0)
摘要:研究了一晚上CMD FIFO的写法,以及通过相关的咨询以后,我得到了一些结论: 1.CMD FIFO是一种面对仲裁有效的处理方法,这种写法意味把你需要的数据按照突发事件的形式隔离: 1.1.每满足一次需求向FIFO中写入一次地址和命令,这些地址和命令会在总线空闲的时候被执行; 2.不使用CMD FI 阅读全文
posted @ 2024-03-14 14:04 NoNounknow 阅读(68) 评论(0) 推荐(0)
摘要:写法一: 1.当写数据FIFO内的数值达到一次burst事件的需求的时候,进行请求; 2.请求通过仲裁器传递到写模块,启动写; 3.完成写操作以后地址增加这一整个burst的便宜了; 读操作和写操作类似,仅把FIFO的请求规则改换即可; 写法二: 1.创建命令FIFO CMD FIFO; 2.每当写 阅读全文
posted @ 2024-03-13 22:48 NoNounknow 阅读(129) 评论(0) 推荐(0)
摘要:亚稳态的概念和基本知识 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的姿态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。 在这个期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联 阅读全文
posted @ 2024-03-12 20:02 NoNounknow 阅读(64) 评论(0) 推荐(0)
摘要:内容:SDRAM的操作和代码;DDR3的一些介绍(DDR3代码在其他地方) 之前的笔记: 存储器~Zynq book第九章_zynq存储数据-CSDN博客 SDRAM学习与实现串口传图_如何传输给sdram-CSDN博客 Zynq上的存储器接口与差分时钟与DDR3_zynq ddr3-CSDN博客 阅读全文
posted @ 2024-03-05 22:23 NoNounknow 阅读(90) 评论(0) 推荐(0)
摘要:FIFO的设计关键在于:亚稳态的消除和空满标志的判断; 只要不是空,就可以读,只要不是满,就可以写; 使用gray码进行编码,如何判断异步FIFO空满?是否有漏洞? - 知乎 (zhihu.com) 【FIFO漫谈】异步FIFO·格雷码与跨异步 - 知乎 (zhihu.com) 异步FIFO相对于同 阅读全文
posted @ 2024-02-26 00:00 NoNounknow 阅读(920) 评论(0) 推荐(0)
摘要:浮点数到定点数:【CO101】计算机组成原理笔记1 —— 定点数转单精度浮点数(SEM)_定点转浮点原理-CSDN博客 原码、补码、反码笔记:Verilog -- 有符号与无符号的加法和乘法运算_verilog a+b=c-CSDN博客 是计算机中对数字的二进制表示方法。 原码:将最高位作为符号位( 阅读全文
posted @ 2024-02-04 22:14 NoNounknow 阅读(50) 评论(1) 推荐(1)
摘要:占。 阅读全文
posted @ 2024-02-04 22:14 NoNounknow 阅读(22) 评论(0) 推荐(0)
摘要:Zynq的启动顺序 我和AMP写在了一起,因为这两个息息相关。 1.BootRom启动基本程序; 1.5.从各个设备中搜索可加载的程序; 2.从FSBL中加载程序,完成PL的配置等; 3.加载PS程序; 正常的JTAG启动的是安全模式。 ZYNQ的程序固化~AMP跑双核_zynq amp固化-CSD 阅读全文
posted @ 2024-02-04 20:33 NoNounknow 阅读(124) 评论(0) 推荐(0)
摘要:遇到的问题: 1.图像滚动:原因:没有读出/写入整幅图像导致; 2.图像错位:原因:在读出当前帧前,已向fifo里写入了若干数据;(合理的设置hdmi的启动可以解决这个问题); 3.图像撕裂:原因:读到了写入区域;缓存多帧数可以解决这个问题; 4.缓存后的图像闪动:原因:没有准确的设置启动,导致不合 阅读全文
posted @ 2024-01-19 21:29 NoNounknow 阅读(56) 评论(0) 推荐(0)
摘要:芯片手册自用-CSDN博客 打包 Package Files (xilinx.com) UG UG 477 7 Series FPGAs Integrated Block for PCI Express User Guide (AXI)(UG477) https://docs.amd.com/v/u 阅读全文
posted @ 2024-01-18 13:35 NoNounknow 阅读(992) 评论(0) 推荐(0)
摘要:用过了几款相机(OV5640,IMX等),对使用相机也有了一点心得,在此记录。 当你得到一款相机,你需要做的: 第一件事:在datasheet中阅读配置单,知道怎么配置、配置完输出来是什么。 配置输出尺寸;传输模式:DDR?SDR?;传输格式:raw8/10/12?rgb? Dvp or Lvds? 阅读全文
posted @ 2024-01-01 16:47 NoNounknow 阅读(261) 评论(0) 推荐(0)