Verilog HDL语法

Verilog HDL 基本语法

　　没有软件的硬件就如同行尸走肉一般。软件是硬件的灵魂，硬件是软件的舞台。好的软件设计才能发挥硬件的性能，而软件的精髓在于代码。学习 FPGA 也是这样， Verilog HDL 做为一种硬件描述语言，是对数字电路的一种描述，而数字电路是并行工作的，因而在编写 Verilog HDL 时要有并行的思想，不同于软件设计语言，软件设计语言是由 CPU 统一进行处理，一条指令一条指令的串行运行，所以软件设计语言是基于串行的设计思想， 因而在写 Verilog HDL 代码的时候要注意这种差别。 另外对于 Verilog HDL 的基本语法是务必要掌握的，如一般常用的 module/endmodule、 input/output/inout、 wire/reg、 begin/end、posedge/negedge、 always/assign、 if/else、 case/default/endcase/parameter/localparam 等关键字要清楚它们的作用和区别。掌握了 Verilog HDL 的基本语法和 Verilog HDL 的并行设计思想后，会觉得 Verilog HDL 和 C语言一样简单。