随笔分类 -  实践001-UART

摘要：/*************************************************************************************此程序实现了串口的接收并将接收的发送--经过测试--完全正常工作--效率非常高编程目的：简化各种RS232繁琐程序，在以后的工程中作为模块使用程序优点：简易--明了---高效程序缺点：暂时无--经过各种测试--很完美---可以发任意多的连续数据--FPGA全局都使用clK系统时钟为50MHZ 先发低位后发高位 先接收地位后接收高位--9600波特---8位数据--1位开始--1位结束--无停止位*************** 阅读全文

摘要：/*************************************************************************************此程序实现了串口的接收并将接收的发送--经过测试--完全正常工作--编程目的：简化网上的各种RS232繁琐程序，在以后的工程中作为模块使用程序优点：简易--明了程序缺点：存在着一点bug等待各位优化，基本使用还是莫有问题的全局都使用clK系统时钟为50MHZ 先发低位后发高位 先接收地位后接收高位--9600波特---8位数据--1位开始--1位结束--无停止位******************************** 阅读全文

摘要：//clK系统时钟为50MHZ 先发低位后发高位 先接收地位后接收高位module uart_tx (input clk,rst_n,UART_CTS,output reg UART_RTS,input UART_RXD,output reg UART_TXD,output [7:0] led);reg [3:0]state;reg [30:0] count;reg [7:0] data;assign led= rx_data;reg [7:0] rx_data;reg a,b;//reg[3:0] state;always @ (posedge clk)begin if(!rst_n) be 阅读全文

摘要：//clK系统时钟为50MHZ 先发地位后发高位module uart_tx (input clk,rst_n,UART_CTS,output reg UART_RTS,output reg UART_RXD,output reg UART_TXD);reg [3:0]state;reg [30:0] count;reg [7:0] data;always @ (posedge clk)begin if(!rst_n) begin UART_TXD=0;data<=8'ha5;endelse begin case (state) 0:if(count==5208) begin s 阅读全文