随笔分类 -  FPGA原理图设计

摘要：转自http://www.cnblogs.com/jutyy/archive/2012/09/26/2704705.html去耦电容、旁路电容和滤波电容（资料整合）热1已有 894 次阅读 2009-10-29 09:03 标签: 电容 旁路 去耦 滤波 资料 定义 可将混有高频电流和低频电流的交流电中的高频成分旁路掉的电容，称做“旁路电容”。 例如当混有高频和低频的信号经过放大器被放大时，要求通过某一级时只允许低频信号输入到下一级，而不需要高频信号进入，则在该级的输出端加一个适当大小的接地电容，使较高频率的信号很容易通过此电容被旁路掉（这是因为电容对高频阻抗小），而低频信号由于电容对它的.. 阅读全文

摘要：LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。 IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为655Mbps ，理论极限速率为1.923Mbps一、LVDS组成LVDS 信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。 差分信号发送器：将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。差分信号接收器：将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。差分信号互联器：包括联接线（电缆或者PC. 阅读全文

摘要：高速数字电路设计入门/电子工程技术丛书 [平装]http://www.amazon.cn/%E9%AB%98%E9%80%9F%E6%95%B0%E5%AD%97%E7%94%B5%E8%B7%AF%E8%AE%BE%E8%AE%A1%E5%85%A5%E9%97%A8-%E7%94%B5%E5%AD%90%E5%B7%A5%E7%A8%8B%E6%8A%80%E6%9C%AF%E4%B8%9B%E4%B9%A6-%E9%BB%84%E6%99%BA%E4%BC%9F/dp/B007QMXY4O/ref=sr_1_2?ie=UTF8&qid=1347238950&sr=8-2高 阅读全文

摘要：1、需求分析---器件选型（一般altera的技术支持会根据需求，销量，性价比帮你选型）http://www.altera.com.cn/literature/sg/csg.pdfhttp://www.altera.com.cn/products/ip/iup/additional_functions_iup/m-intelliprop-sata-device.html需求分析：SATA支持的器件只有Arria II GX和Stratix IV 并且速度等级为-3的：成本、性能---性价比选择为ARRIAThe SATA Device Core is designed to be connec 阅读全文

摘要：一、首先FPGA选型，根据要求，要看片上RAM；PLL个数;高速收发;LVDS个数，价格，速度等级，pof下载文件大小，封装，用户引脚个数等等是否满足要求----选型资料为http://www.altera.com.cn/devices/dvcs-index.html----http://www.altera.com.cn/products/selector/psg-selector.html------------------http://www.altera.com.cn/literature/sg/product-catalog.pdf二、准备工作：当选型结束之后，下载数据手册，在htt 阅读全文

摘要：一、全局时钟网络信号，从时钟引脚输入 1、全局复位，时钟使能要在时钟引脚输入，增强扇出系数 2、时钟引脚支持的常用电平标准为,LVTTL3.3,LVDS2.5,LVPECL(针对高速时钟)二、局部钟网络信号，从时钟引脚输入 1、局复位，在其服务区内能减小延时和歪斜 2、缺点：逻辑必须使用lockedlogic锁定， 所以一旦全局时钟不够，在使用局部时钟 三、PLL 分为左右，上下锁相环，与其时钟的的区域bank相对应四：左右bank为真lvds可以直接输出，输入加匹配电阻。。。。。。而上下bank则为假LVDS输出要加三个电阻才能输出 阅读全文