2026年5月12日

如何不编译xilinx library，在modelsim中仿真xilinx的fifo

摘要：仿真vivado2016.4生成的fifo 例如仿真的fifo名为FIFO1KX8_P2S，使用modelsim仿真时，需要在modelsim中添加： FIFO1KX8_P2S.v fifo_generator_vlog_beh.v fifo_generator_v13_1_rfs.v 其中: FI 阅读全文

posted @ 2026-05-12 13:37 三两醇阅读(4) 评论(0) 推荐(0)

verilog中parameter的定义和引用

摘要： verilog 中parameter定义可以放在模块名后面，例如: module u1 #( parameter width = 1)( clk, a, b ); input clk; input a; output [width-1:0] b; ... endmodule module u2 #( 阅读全文

posted @ 2026-05-12 13:32 三两醇阅读(10) 评论(0) 推荐(0)

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