摘要：verilog实现线性插值实现正弦波生成器 ​ 最近在项目上遇到一个需要在低资源FPGA上实现FFT逻辑的项目，而且要求实现窗函数。对于窗函数来说，莫非是实现正弦波生成器，正弦波生成器可以利用DDS模块，CORDIC模块，或者查找表的方式实现，以下主要讲解ROM核线性插值相结合的波形生成器，用于生成 阅读全文

摘要：verilog实现32位有符号流水乘法器 1.4bit乘法流程 1.无符号X无符号二进制乘法器 以下为4bit乘法器流程（2X6） 0 0 0 0 0 0 1 0 (2) X 0 0 0 0 0 1 1 0 (6) 0 0 0 0 0 0 0 0 (0) 0 0 0 0 0 1 0 0 (4) 0 阅读全文

摘要：verilog实现十进制正数与ASCII码互转 1.小位宽数实现转ASCII码 1.小整数十进制转BCD码（8421码） 十进制数 0 1 2 3 4 5 6 7 8 9 8421码 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 2.BCD码（8 阅读全文