随笔分类 - 我的 FPGA 学习历程
自学FPGA的经历
摘要：FIFO (First Input First Output)，中文名为先入先出存储器。顾名思义，FIFO 的数据进出方式为先入先出。FIFO 常用用在两个不同步的信号接口之间作为数据缓冲器。理想情况下 FIFO 的读写应该是两个时钟驱动的独立的信号。要实现这样的功能必须用到双口 RAM。但 FPG
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摘要：Verilog语言的可综合语法与不可综合语法 Verilog HDL 大致可以分为一下几个标准：Verilog-95,Verilog-2001 和 SystemVerilog。随着标准版本的升级，新版本中的关键字越来越多，然而增加的关键字主要是验证这个方向的。Verilog 标准实际包括了两个部分，
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摘要：在本篇里，我们讨论 Verilog 语言的综合问题，Verilog HDL (Hardware Description Language) 中文名为硬件描述语言，而不是硬件设计语言。这个名称提醒我们是在描述硬件，即用代码画图。 在 Verilog 语言中，always 块是一种常用的功能模块，也是结
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摘要：PWM 是一种调节输出功率的技术（俗称调压），其原理在于改变输出方波的占空比，具体输出见下图： 输出信号为电压值，当负载为恒阻时，上图中的输出功率分别为 25%、50%、75%。 实现方法如下： 设置一个计数器，上图中的第一行就是个 4 位的计数器，每满 15 自动变为 0。那么可以得到输出频率等于
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摘要：高级的嵌入式市场主要分为以下三类：ARM、DSP 和 FPGA。 其中 ARM 是行业内的佼佼者，目前几乎所有的安卓智能手机都使用 ARM 授权的 CPU架构；而 DSP（数字信号处理器） 早年就被大面积的应用与电话、DVD、通讯基站等领域。DSP 与 ARM 的区别在于，ARM 是通用 CPU，D
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摘要：在秒表上一些其他模块就可以变成电子钟了，使用以下约定： 具体看原理图，太大了分成四块： 代码如下： 代码大家应该大致看得懂了，这里就不多做讲解了，祝大家成功。 最后附上 tcl 脚本文件（根据黑金光盘提供修改）：
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摘要：初学 FPGA 的时候，我们总是存在很多疑问，比如：xilinx 和 altera 的 FPGA 那种比较好、verilog 语言被如何综合成具体硬件电路、RTL 级电路是什么意思等等。现在我们就不会迷惑于那些基本的概念问题，是时候来写一个小小的项目了。我决定编写一个没有日期功能的电子钟，还可以来复
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摘要：按键是一个输入设备，在理论上可以归为开关一类，理想的按键波形如下： 然而由于按键的机械特性，断开和闭合动作是不可能在一瞬间完成的，实际的波形如下： 抖动期间电平处于临界值，由于晶振的频率相当的高，数字电路会判断到许多个变化的值，数字波形图大致如下： 根据经验总结，按键抖动的时间一般在 5 ~ 10m
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摘要：根据黑金 AX301 手册，数码管位选信号命名为 SEL[5:0]，其中 SEL[5] 对应最左边的数码管，而SEL[0] 对应最右边数码管；作为约定，在下面的描述中我们对应的称之为数码管 5 和数码管 0。数码管的段选信号被命名为 DIG[7:0]；DIG[7] 为小数点 DP，DIG[6] 为数
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摘要：讲到这篇时，组合逻辑就告一段落了，下面是一些总结： 描述组合逻辑时，always 语句中的敏感信号列表中需要列出全部的可能影响输出的变量 描述组合逻辑时，always 语句中的赋值总是使用阻塞赋值符号 = 组合逻辑是描述输入和输出关系的功能块，由于延时的原因，输出可能会有毛刺，为避免避免毛刺需要引入
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摘要：数码管是一种常见的用于显示的电子器件，根据数码管大致可以分为共阴极和共阳极两种，下图所示的是一个共阳极的数码管的电路图（摘自金沙滩工作室的 51 开发板电路图），我的 AX301 开发板与这张图的情况类似，几乎所有的教科书上都会讲到数码管的原理，这里我就不再详述了。 由于多个数码管的段选信号（下图中
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摘要：2-10 进制码，也称为 BCD 码，它的编码方式则是通过一个 4 位二进制来表示一个 10 进制数，部分十进制对应的 BCD 码如下 十进制数 | BCD 码 13 --> 0001_0011 14 --> 0001_0100 19 --> 0001_1001 20 --> 0010_0000 9
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摘要：格雷码是一种无权编码，其特点是相邻的两数之间只有一个位不同，像这样： 000-->001-->011-->010-->110-->111-->101-->100 对比二进制码是这样的： 000-->001-->010-->011-->100-->101-->110-->111 从格雷码的定义可以看到
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摘要：在第 3 篇中讲到了如何使用图形进行仿真激励输入，图形输入法尽管简单易学，但如若要求复杂的仿真输入激励、较长的仿真时间或是要求打印输出信息乃至输出文件日志则显得不够用了。 本篇以上一篇的 3-8 译码器为基础，讲一下 Modelsim 仿真工具的使用方法。在 Modelsim 中不再提供图形的激励输
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摘要：这篇讲的是使用 verilog 硬件描述语言编写一个 3 - 8 译码器。 3 - 8 译码器是一个简单的组合逻辑，用于实现并转串，其输入输出关系如下： | 输入 | 输出 | 000 --> 0000_0001 001 --> 0000_0010 010 --> 0000_0100 011 -->
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摘要：在上一篇中详细的介绍了怎样创建原理图工程，这篇同样使用原理图工程新建一个多路选择器，目的是学习使用图形输入的仿真工具输入仿真激励。 新建工程，并绘制以下的原理图。 编译项目，会多出一个警告： Critical Warning (169085): No exact pin location assig
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摘要：关于 Quartus 的操作可以使用 Quartus 自带的帮助，帮助中带有全套的操作教程。 中文网络教程链接（链接至 altera中文官网，点击观看） Quartus II 软件设计系列：基础 Quartus II 软件中的原理图设计 SignalTap II 嵌入式逻辑分析器 使用 Nios I
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