//以下是我的解决方法，可能不是唯一方法，因此仅供参考。此外欢迎大家指正
1.Illegal reference to net "c"
变量类型可能需要改为reg，不声明的话Verilog默认为wire型。
2.编译时出现error loading design
·检查文件是否未被包含且未加入工程
·检查设计文件的端口声明与实例化时的端口是否一致
·检查设计文件的模块名是否与实例化时的模块名一致（没错这就是我犯的错误qwq
·检查未在顶层文件中修改的端口是否为wire
3.Port mode is incompatible with declaration
输入变量不能直接定义为reg，可以用always语句对它进行寄存，比如说后面想使用clk作为变量，那可以定义一个reg clk_reg;再用
always @(clk) clk_reg <= clk;将它赋值给clk_reg。