随笔分类 - FPGA
摘要:此代码实现了波特率低至300pbs,且速率可调的UART 8N1通信协议,顶层模块为UART回环测试 综合后的RTL图 1. UART接收模块 1 //UART接收模块 2 module uart_rx #( 3 parameter SYS_CLK = 50_000_000, //50MHz系统时钟
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摘要:在需要基于一个外部输入信号的操作中,又特别是此输入信号可能输出亚稳态的情况,此时对输入信号打两拍和边沿检测,是个不错的方法,如下 打两拍+边沿检测代码 1 //对S1输入信号打第一拍 2 always @(posedge clk or negedge rst_n) 3 if(!rst_n) 4 s1
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摘要:随着对FPGA的不断学习,发现状态机在FPGA的逻辑设计中,是个及其重要的概念和能力,是个必须掌握的知识点,本文是结合网上资料及野火的《FPGA Verilog开发实战指南——基于Altera EP4CE10》一书的理解的个人总结。 参考一:https://bbs.elecfans.com/jish
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摘要:实现一个双向流水灯,从右往左流动,到最左边时,再从左边往右流动,然后再从右边开始流动,如此不断反复。灯亮、间隔时间都为0.2s,本实验共有四个LED灯,从左到右依次为LED[3]、LED[2]、LED[1]、LED[0],FPGA输出低电平点亮。 实现思路: 1. 定义一个0.2s的计数器 2. L
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摘要:对于FPGA,总会提到查找表,即LUT(Look-up Table),很多介绍FPGA组成结构方面的资料,最多也就提到LUT大多是基于RAM的,而这个RAM又是什么RAM?他的组成又是什么?LUT的实现是软件,还是纯硬件? 最近在看《FPGA原理和结构》,书中提到LUT是由SRAM构成的,而SRAM
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摘要:使用QuartusII自动连接到ModelSim进行仿真,在仿真停止后,可以在波形图中看到波形,且波形图也是自动打开的,当不了小心把波形图界面关闭后,再次手动打开,重新仿真,波形图中什么都没有,这是波形图中没有信号列表导致,需要重新加载进去。加载方法很简单,直接将程序主界面Object中的信号拖到波
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