摘要： 第三章工具使用这里我通过几条约束命令来讲解timequest工具的简单使用。3.1creat_clock约束命令 相关代码：图27 第一步，在quartusii软件tools下来菜单中找到timequesttiminganalyze选项并打开，出现如图27的会话框：图28 报告窗口：通过这个窗... 阅读全文

摘要： 第二章约束命令Timequest共包括13条约束命令（从timequest工具constrants下拉菜单可选的约束命令，实际不止这么多），分别是： Creatclock Creatgeneratedclock Setclocklantency Setclockuncertainty... 阅读全文

摘要： 第一章基本概念1.1延迟因素 第一，FPGA芯片内部的一些固有延迟，包括建立时间Tsu、保持时间Th和数据存入寄存器到输出管脚时间Tco，这些时间是由FPGA芯片决定的，不同的FPGA芯片这些延迟时间不一样。（如图1） 第二，路径延迟，包括时钟路径延迟和数据路径延迟，这两种延迟都与设计的逻辑有关... 阅读全文

摘要： 注释：这是一个将并行数据转换为串行数据的一个代码，经过多次修改、仿真，虽然功能仿真正确，但是在进行时序仿真的时候还是不对，可是自己在分模块仿真的时候没有错误，希望哪位高手哈哪里编写不好指点哈。并行数据流转换成串行数据流设计概述：如图：该设计分为三个模块，模块M1的作用是把四位的并行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条传输线，sclk作为输入的时钟信号，data[3:0]为输入 数据，ack为M1请求M0发新的数据信号。模块M2能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，相当于一个4—16译码电路，即如果收到的串行数据是0010，那么输出的16条信号 阅读全文

摘要： 注释：这段乘法器代码是自己学习特权老师后的一个总结，由于特权的视频很短（视频和具体代码可到网站上下载），讲得也不是很详细，特别是实现乘法的那段代码，经过学习，自己用左移的方式实现了乘法器，但是并不是很好。还有，由于自己初学FPGA，所以希望更多的指点和建议。乘法器相关理论：乘法器是众多数字系统中的基本模块，从原理上说它是属于组合逻辑电路的范畴，但从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑的范畴。通过这个实验使大家能够掌握利用FPGA/CPLD设计乘法器的思想，并且能够将我们设计的乘法器应用到实际工程中，乘法器的设计方法有两种，组合逻辑设计方法和时序设计方法，采用组 阅读全文

摘要： 注释：这段串口是自己学习特权老师后的一个总结，由于特权的视频很短（视频和具体代码可到网站上下载），讲得也不是很详细，自己学习后就整理总结了哈，并把代码中自己的一些理解写了出来，希望能够帮助初学者的学习，由于自己也才是初学，希望大家给予更多的建议。串口的学习相关理论：串口通信是目前比较重要的一种通信方式，主要是用于计算机和外部的通信。首先简单的介绍一下串口通信的原理：串口用于ASCII码字符的传输。通信使用3根线完成：（1）地线，（2）发送，（3）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其他线用于握手，但不是必须的。串口通信最重要的参数是波特率、数据位、停 阅读全文