vsim生成VCD波形文件(verilog)

Vsim(ModelSim)生成VCD波形文件(verilog)

两种方法

方法一:

调用ModelSim自己的命令生成,仿真脚本中加入如下一句即可

vcd file mytb.vcd

 

方法二:

调用verilog系统函数生成,直接在testbench中放入如下语句运行仿真即可产生tb.vcd

initial begin

$fdumpfile("tb.vcd");

$dumpvars;

end

 

代码实例

 1 #create work library
 2 vlib work
 3 vmap work work
 4 
 5 #compile
 6 vlog mydesign.v    #编译你的verilog代码
 7 vlog my_tb.v        #编译testbench
 8 
 9 #simulate
10 vsim -voptargs="+acc" +notimingchecks -t 1ps my_tb
11 
12 vcd file mytb.vcd   #生成VCD文件
13 
14 run 100us
15 
16 q
sim.do

 

运行仿真

vsim -c -do sim.do

 参考文献

[1]A Short Intro to ModelSim Verilog Simulator

形而上者谓之道 形而下者谓之器。
posted @ 2016-10-10 23:26  乔_木  阅读(2078)  评论(0编辑  收藏  举报